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[参考译文] SN74LVC1G175:输出也在下降时钟沿发生变化?

Guru**** 2347060 points
Other Parts Discussed in Thread: SN74HCS74
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1507121/sn74lvc1g175-output-changes-also-at-the-falling-clock-edge

器件型号:SN74LVC1G175
主题中讨论的其他器件:SN74HCS74

工具/软件:

尊敬的 TI:  

我在 设计中使用的74LVC1G175有问题。 在研究其行为后、我发现它不仅会改变时钟输入的上升沿上的输出、而且也会改变下降沿的输出。黄色的顶部曲线是时钟(引脚1)、底部绿色是输出(引脚4)。  

 


 SN74LVC1G175DCKR 数据表中的真值表图片、从中可以看出只有上升沿才会导致输出变化。  



我不确定是否有我应该了解的具体细节? 它由3.3V 电源供电、作为切换 F-F 耦合、其中 N 沟道 MOSFET 连接在输出端和数据输入端之间。  


提前感谢。  

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    请放大下降沿。 它的斜率是多少? 它 Δt Δv 低于指定的 Δ V/Δ t 限值吗?

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    嗨、Clemens、  

    感谢您的反馈。 我可以在数据表中看到、 在3.3V 下、Δt Ω/Δv Ω 的建议最大值为10ns/V。  
    测量上升沿得到的值为217ns/V (对于2V-0.8V 范围)、但对于下降沿、得到的值为16.5us/V! 会有所不同。 我更改了时钟引脚上的下拉电阻器、并将其降至2.25us/V、现在电路按预期工作。  

    我可以在数据表中看到、建议的最大时间 为 10ns/V、但我仍在以高于该值的方式运行下降沿。 您对上限有何建议? 电路按预期工作、这意味着2.25us/V 必须足够好、但我恐怕它会在某些条件(例如温度)下出现故障。

    BR. THOMAS   

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    最大限值是数据表中指定的限值。

    使用具有施密特触发输入的触发器(例如 SN74HCS74)或添加施密特触发缓冲器。