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[参考译文] SN74LVC1G74:当数据为 H、MR 为 H 且主器件复位输出变为高电平时、SN74LVC1G174 为下降沿

Guru**** 2353910 points
Other Parts Discussed in Thread: SN74LVC1G74
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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1531692/sn74lvc1g74-sn74lvc1g174-when-data-is-h-and-mr-is-h-and-clock-is-falling-edge-after-master-reset-output-is-getting-high

器件型号:SN74LVC1G74

工具/软件:

我将使用 SN74LVC1G74 D 型触发器 IC。 我面临的问题是输出  Q  行为不符合预期。 具体来说:

  •  有用  并且  先生  (主复位)输出清零(高电平)  Q   输出为低电平
  • 但在清除之后  先生  (将其设置为低电平)、如果我启用  有用  低电平(下降沿)、输出  Q  这是意外的。 我预计它会变低。

以下是我执行的步骤:

数据 先生 有用 输出 (Q)
H. H. 驱动至低电平 驱动至低电平
H. H. 发送到 DOUT 上 高电平
H. l 高电平 驱动至低电平
H. H. 高电平 驱动至低电平
H. H. 保持一致 高电平  Xμ A (预期:低)
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     这是电路  

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    请展示示波器的时钟下降沿轨迹、并放大到足以测量其斜率。 我 Δv 它 Δt Δ V/Δ t 限制。

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    您好、Clemens 感谢您的回答<我将捕获并与您分享、我正在使用的一项更正  

    SN74LVC1G174 非  

    SN74LVC1G74

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    尊敬的 Chaitanya:

    同意 Clemens 的观点、可能时钟信号的下降沿违反时序要求或 SI 不良、并被注册为上升沿。

    此致、

    Malcolm