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[参考译文] TPLD1201:具有外部时钟的输出端支持的带宽

Guru**** 2468560 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1538839/tpld1201-supported-bandwidth-at-output-with-external-clock

器件型号:TPLD1201

工具/软件:

您好的团队、

使用外部时钟时、从以下配置中输出 TPLD 的速度是多少? 客户希望生成 PWM 并希望尽可能快地运行。  

此致、

Hayashi

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Hi Hayashi,

    通过将开关特性部分中的值相加可以估算的值。

    上面的设计似乎是从 DFF 到 LUT 再到 DFF 的输入、在最长的情况下输出。

    一般来说、时钟预计的延迟为。

    如果为 3.3V、则 27.2ns + 1.42ns = 28.62ns

    其他输入无关紧要、因为它们仅限于时钟输出。

    此致、

    Owen