Other Parts Discussed in Thread: CD4043B
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器件型号： CD4043B
您好 TI、
我当时使用 TINA 对 CD4043B（S/R 锁存器）进行仿真、发现了一个问题。
当 S=0 且 R=0 时、只要使能引脚切换、输出 (Q) 似乎就会在逻辑“1"和“和逻辑“0"之间“之间切换。
因此、当使能为高电平时、即使 S=0 和 R=0、输出也将为高电平。
我使用了这个论坛中给出的 spice 模型。
https://e2e.ti.com/support/logic-group/logic/f/logic-forum/887626/cd4043b-pspice-model?tisearch=e2e-sitesearch&keymatch=CD4043B#
发生这种情况是由于 pspice 模型中的一些错误还是其他原因造成的？
谢谢。
