This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] SN74AHC595:SN74AHC595 的时序要求

Guru**** 2931100 points

Other Parts Discussed in Thread: SN74AHC595

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1588889/sn74ahc595-timing-requirements-of-the-sn74ahc595

器件型号: SN74AHC595

尊敬的专家:

我的客户对 SN74AHC595 的时序要求定义有疑问、 器件是否在 CLK 信号的上升沿读取数据、以便在 CLK 上升至 50%之前至少设置数据/SER 信号、并至少保持 Th 以保持剩余状态? 我是否正确理解了这些时序参数?

如果在设置 SER 之前 CLK 上升到 50%、会发生什么情况(与下面的波形类似,蓝色:SER DATA、绿色:SCLK)?

image.png

image.png

BR、

制造商

 

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Manu:

    是的、您的理解是正确的。

    如果 CLK 上升沿发生在为 TSU 建立数据之前、可能会在时钟沿输入不正确的数据、或者移位寄存器 DFF 可能会进入非稳态状态、在该状态下、其输出在未知时间段内承载未知电压、然后以不可预测的方式稳定为高电平或低电平。

    此致、

    Malcolm