[参考译文] CD74HCT4046A：PLL 锁定问题

Other Parts Discussed in Thread: CD4046B, SN74123

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1621849/cd74hct4046a-pll-locking-issue

器件型号： CD74HCT4046A
Thread 中讨论的其他器件： CD4046B、 SN74123

我有一个 使用的 PLL 频率设置 CD4046B 其中、我从 8kHz 基准生成 32kHz

反馈路径将 32kHz VCO 输出分频、使用 SN74123 生成 32kHz 80%占空比时钟、然后从该时钟 生成 8kHz 25%反馈到使用 FPGA 生成的引脚 3、然后将 其反馈回相位比较器 (PC2)。

分压器链包括：

• 施密特触发反相器

• SN74123

• 附加的逻辑门

使用 CD4046B：

• 8kHz 基准输入

• 32kHz VCO 输出  

• PLL 正确锁定

不过、当我将 CD4046B 替换为时 CD74HCT4046 、行为改变：

• 对于 8kHz 基准、→PLL 不会生成 32kHz

• 使用 4kHz 基准→PLL 会锁定并生成 32kHz 频率

这表明、在 HCT 版本中、有效的反馈除法的行为可能类似于÷8、而不是÷4。

问题：

1. 反馈路径中的 74123 单稳态电路是否会导致意外的额外分频或边沿失真？

2. CD74HCT4046 的 TTL 输入阈值是否会影响反馈脉冲的解释方式？

3. CD4046B 中的 PC2 比较器是否具有内部乘法器？

如果能深入了解 HCT 版本为何表现不同、我们将不胜感激。