[参考译文] CD74HC4094：在 3.3V 时使用 CD74HC4094 和 CD74HC688 用于模式检测和定时输出禁用

你好、Nikki、

感谢您对 OE 行为和容性负载限制的阐释。

在我们的设计中、控制器的 8 位串行代码和时钟被加载到 CD74AC164BQAR 移位寄存器中。 使用识别比较器 CD74HC688PWR 将并行输出与固定基准进行比较。 发生匹配时、比较器输出变为低电平（低电平有效）、反相该输出可生成高电平有效解码信号。 该信号需要保持稳定约 10–30ms；因此、使用 RC 延迟。 延迟后、该信号驱动 MOSFET、将 CLR 引脚拉低以复位移位寄存器。

基于此操作、该方法是否会按预期工作？ 我们随附了原理图供您参考。

此致、

Sanfiya Banu M H.

e2e.ti.com/.../DESIGN.pdf

你好、Nikki、

感谢您发送编修。我们会重新检视您的建议。 感谢您指出 74AUP1G32GS 的转换时间限制以及关于 Nexperia 的“施密特触发操作“与真正施密特触发输入的澄清。

根据您的反馈、我已将 74AUP1G32GS 或门替换为 SN74HCS4075QPWRQ1 。 该器件提供真正的施密特触发输入、更适合处理我们设计中存在的慢速输入转换时间、同时还提高了抗噪性和稳健性。 如果您发现此替换存在任何问题、请告诉我。

我亦想澄清一个有关的运作的问题 CD74AC164BQAR 移位寄存器及其与比较器的交互。 如果在第一个时钟脉冲之前未显式清除移位寄存器、则第一个串行位 (LSB) 将移入 QA 、而其余输出 ( Qb 至 Qh ) 将保留其先前的或开机默认状态。 由于比较器在每个时钟周期评估所有八个输出、因此存在一个问题、即移位过程中的中间或部分数据模式可能会被错误地解释为有效匹配。

我们的要求是、比较器应将有效输出置为有效 才会唤醒接收器 、即在第八个时钟脉冲之后、且仅当完整的 8 位模式与引用匹配时。 您能否告知在加载串行数据之前是否需要明确清除移位寄存器、或者当前配置是否足够？ 此外、建议使用什么方法来防止中间时钟周期内出现假匹配。

此致、

Sanfiya Banu M H.

你好、Nikki、

感谢您的建议、感谢您指出 SN74HCS4075 的输入要求。 我们将确保任何未使用的输入端接地。

如果我们使用 CD74AC164BQAR、  上电后从 Qa 到 QH 的所有输出引脚的默认状态是什么？  是否有 功能相似的移位寄存器 相同 三态 (Hi-Z) 输出  。

我们最初考虑了 SN74AC595 其存储寄存器可将移位操作与输出更新完全分离、从而有效地防止中间时钟周期内出现错误匹配。 但是、由于我们的控制器存在 GPIO 限制、我们无法 提供额外的专用接口 RCLK (LATCH) 信号。 因此、我们不再采用 SN74AC595.Tailing SRCLK 和 RCLK 一起在上 SN74AC595 似乎不是推荐的或可靠的方法。 您能否确认此配置是否受支持？ 如果没有、是否有 替代办法 例如使用具有定义的延迟的相同时钟、基于边沿的门控或最小外部逻辑、这两者都可以实现 SRCLK 和 RCLK 从单个时钟源获得、同时仍确保正确和确定性操作？

作为替代方案、我们选择了 CD74HC4094 、因为其输出选通 (STR) 默认情况下可以保持启用状态、允许在不需要额外锁存控制信号的情况下移动数据。 虽然这简化了接口、但我们现在面临的挑战是、没有一种直接的方法可以在大约 30ms 后异步清零或强制输出进入已知的非活动状态、这是我们的系统行为所必需的。

我们非常希望就可靠的解决方案（包括当前选择的器件或替代建议）提供任何指导。

感谢您的支持。

此致、
Sanfiya Banu M H.

嗨、Sanfiya、

今天是一个美国的假期,所以我明天会回来给你。 感谢您的耐心！

此致、

Nikki

嗨、Sanfiya、

我想  再次推荐 TPLD2001。 我认为 TPLD 可以将整个电路整合到一个器件中、并且具有高度可定制性。 如果您愿意、我可以帮助您为 TPLD 创建此设计。

对于 595 个器件中的任何一个器件、将 SRCLK 和 RCLK 连接在一起都不是问题。  这是一种常见的设计。 在这种情况下、输出将始终比输入落后一步。  

一个替代移位寄存器是 SN74HCS595。 这与 SN74AC595 非常相似、但它具有施密特触发输入。 这允许输入上有一个缓慢的上升沿、因此您可以在 SRCLK 和 RCLK 之间添加 RC 延迟。 查看  SN74HCS594：RCLK 的保持时间要求、基准为 nSRCLR 。 本主题将讨论 nSRCLR 和 RCLK、但同样的内容也适用于 SRCLK 和 RCLK。 也就是说、简单地将 SRCLK 和 RCLK 绑定在一起就没有问题。

您有足够的 GPIO 来使用 OE 引脚、对吗？ 否则、使用此器件对您的应用没有意义。

此致、

Nikki

你好、Nikki、

感谢您提供详细的建议并推荐 TPLD2001。 我很欣赏它提供的灵活性,这是我们肯定可以在未来的修订中评估的东西。

对于当前的设计、我想澄清我们计划继续的方法。 在此阶段、我们计划使用 CD74AC164BQAR 移位寄存器与一起 CD74HC688PWR 直接进行比较。

在我们的实现中、相同的时钟信号会应用于移位寄存器的时钟输入和比较器的使能引脚。 采用这种排列的目的是比较器仅在时钟为低电平时执行解码、即在移位寄存器输出中没有发生转换的期间执行解码。 这可以避免在数据移位时进行任何错误或中间比较。 一旦正确移入所有必需的位并满足所需条件、移位寄存器就会在大约 30ms 的延迟后清零。

请注意、由于我们的控制器存在 GPIO 限制、我们没有专用的 GPIO 可用于控制移位寄存器的使能或输出控制。 因此、在该设计中、移位寄存器始终保持启用状态。

我随附了原理图以供您参考。 请仔细查看、如果您对此方法有任何疑虑或建议、请告知我。

再次感谢您的支持和见解。

此致、
Sanfiyae2e.ti.com/.../design-_2800_1_2900_.pdf

你好、Nikki、

感谢您发送编修。我们会重新检视您的建议。

散热焊盘相关的部件。 我们将审查布局并在需要时进行适当连接。

此外、感谢您指出端接 SN74HCS4075QPWRQ1 未使用输入的要求。 我们将确保按照建议将所有未使用的输入接地。

对于该或门、我们使用 3.3V 输入电平、其中输入引脚由 RC 延迟网络驱动（20ms、基于 63%时间常数）。 在查看数据表时、我们注意到没有明确指定 3.3V 工作电压的确切 VIH 电平。 此外、VT 3.3V 时、施密特触发阈值（（VCC+和 VT−）并不直接列出、针对附近电源电平提供的 VT 范围似乎相当宽 (1.7V 至 3.15V)。

请您建议在设计 RC 延迟电路时应考虑什么电压 VIH？ 如果您还可以验证之前共享原理图中的 RC 延迟实现是否适合该器件、将会很有帮助。

再次感谢您的指导和支持。

此致、
Sanfiya Banu M H.