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[参考译文] SN74AXC4T774:有关内部下拉电阻器的规格

Guru**** 2826855 points

Other Parts Discussed in Thread: SN74AXC4T774

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1625486/sn74axc4t774-regarding-the-specifications-of-the-internal-pull-down-resistors

器件型号: SN74AXC4T774

您好的团队、

我们的客户目前正在考虑采用 SN74AXC4T774 SN74AXC1T45D
根据数据表、两款器件都包含内部下拉电阻器、如下所示:

  • SN74AXC4T774 :71 千欧
  • SN74AXC1T45D :288 千欧

我们想确认这些内部下拉电阻器是否在所有条件下都有效、例如器件电源关闭时。

我们的理解是、当器件未通电时、引脚将进入 A 高阻抗 (Hi‑Z) 状态 因此下拉电阻器将无效。
您能否确认此理解是否正确?

此致、

Kyohei

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Kyohei、

    您的理解是正确的。 除非处于 Hi-Z 或局部断电状态、否则内部下拉电阻器将始终有效。

    Regarsd,

    Josh

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好:Josh-san、

    感谢您的支持。

    我们对下拉电阻器还有其他问题、因此感谢您查阅。

    关于上述下拉电阻、它们连接到两个电源域。
    如果两个电源域中只有一个通电、下拉电阻器是否仍然有效运行?
    此外、如果您还能确认下拉电阻器在每个电源域独立供电时的行为、我们将不胜感激。

    未使用引脚的处理
    在此应用中、似乎只使用了 4 个位中的 3 个、目前对未使用的引脚的处理尚不清楚。
    根据表 7‑1、它指出:

    “配置为输入的 (2) 引脚不得悬空。“

    例如、如果不使用 A4/B4 且 DIR4 设置为“L",“,则、则 A4 配置为输出、B4 配置为输入。
    由于 B4 是输入、因此它可以连接到 GND。
    在这种情况下、建议使用以下哪一项?

    1. 使 A4(输出)保持未连接状态(开路)。
    2. 由于输入 B4 连接到 GND、输出电平也是 GND、因此也将 A4 连接到 GND。

    请告知推荐的选项。
    如果一开始不建议将 DIR4 绑定到 GND、如果您能提出替代处理方法、我们将不胜感激。

    此致、

    Kyohei

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Kyohei、

    关于上述下拉电阻、它们连接到两个电源域。
    如果两个电源域中只有一个通电、下拉电阻器是否仍然有效运行?

    如果我的理解错误、但想知道下拉电阻器的状态(假设其中一个电源域 (VCCA 或 VCCB) 未通电)、请纠正我。  

    仅当两个电源 (VCCA 和 VCCB) 均已上电并启用且/OE 为低电平时、内部下拉电阻器才会有效。

    如果两个电源都通电但/OE 被拉至高电平、则所有 I/O 被强制进入高阻抗状态
    如果一个电源供电、而另一个电源为 0V、则所有 I/O 被强制进入高阻抗状态。 (请参阅 AXC4T774 数据表中的第 7.3.4 节)

    未使用引脚的处理

    CMOS 输入确实不应保持悬空(有关更多信息,请参阅常见问题解答: 【常见问题解答】慢速或浮点输入如何影响 CMOS 器件?)

    由于 AXC 具有内部下拉电阻器、因此已强制将输入接地。 这意味着端口 A4/B4 可以保持悬空。  

    希望这对您有所帮助!

    此致、

    Josh