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[参考译文] MSPM0L1306:MSPM0L1306 比较器迟滞在 n-1 上似乎错误

Guru**** 2828555 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1625085/mspm0l1306-mspm0l1306-comparator-hysteresis-seems-to-be-wrong-by-n-1

器件型号: MSPM0L1306

您好:  

使用 mspm0l 中的比较器对 Im 进行过充保护检查。 比较器上的正通道 0 进入查看电池电压的分压器、在另一个输入端 Im 使用内部 DAC 设置我希望比较器触发的基准。  

我看到的预期迟滞似乎出于某种原因移动了 n-1、想知道您是否知道为什么会这样。 可能是我配置了错误的东西?  

Im 在 ULP 和采样模式下使用比较器、将 VDD 作为电压基准 我正在启用 DL_COMP_INTERRUPT_OUTPUT_EDGE、并交换 COMP IRQ 处理程序中的上升沿和下降沿、以检测迟滞的进入和退出。 如有必要、我可以提供更详细的代码。


分压器由一个 1M Ω(电池侧)和一个 430K Ω(接地侧)电阻器组成、电压为 3.7V LiPo。  

比较器具有 10mv(实际为 11mV)的迟滞时、我预计电池电压的实际迟滞约为 37mV(由于分压器,比例因子为 3.32);但情况并非如此。  

 示例:  
1) 选择 DL_COMP_HYSTERES_10、内部 DAC 为 177。 4187mV 时从高电平触发到低电平、4182mV 时从低电平触发到高电平。 差分 5mV、预计为 37mV

2) 选择 DL_COMP_HYSTERES_20、内部 DAC 为 177。 在 4188mV 时从高电平触发到低电平、在 4151mV 时从低电平触发。 差分 37mV、预期为 67mV

3) 选择 DL_COMP_HYSTERES_30、内部 DAC 为 177。 在 4189mV 时从高电平触发到低电平、在 4120mV 时从低电平触发到高电平。 差分 69mV、预期 100mV

此致
Marcus

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    你好、Marcus、

    如果没有设置迟滞会发生什么情况?   

    我刚刚运行了一个 Comp 示例、代码似乎设置了正确的位。  我也没有看到任何提及内置迟滞的勘误表 来解释这一点。   

    您能否在运行代码后检查实际的寄存器、看看寄存器是否配置正确?   

     

    谢谢、

    JD

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    在没有迟滞的情况下、比较器会快速切 换至接近目标 mV、并停止切换 至距离目标 mV 更远的位置。  

    我已经检查了寄存器、COMP0.CTL1 设置为 35;因此它在 ULP 中已启用、具有 10mV 的迟滞。 为了便于测量、我的 CTL0 寄存器= 98304、CTL2 = 65673、最后 CTL3 = 177。 寄存器值看起来 正常、但测量值关闭。

    我也没有看到任何关于它的勘误,这就是为什么我想知道什么。  

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    您好:  

    想知道这方面是否有任何更新?