[参考译文] TXB0102：TXB0102 内部原则咨询

单短型晶体管 T1/T2/T3/T4 仅在几纳秒内有效、以加快输出边沿的速度。

当 B 侧输出高电平时、只有 4kΩ 电阻器后面的缓冲器驱动为高电平、并且 T1 被禁用。

 4kΩ 电阻器 允许 B 侧的其他器件覆盖电压。 比 50kΩ 更强的上拉/下拉电阻器可能会阻止弱缓冲器输出有效电压。

尊敬的 Li：

当在输入侧检测到逻辑状态的变化时、T1 和 T2 有助于电平转换器更快地驱动转换边沿。 在直流状态（逻辑高电平/低电平）期间、缓冲器环路和内部 4kΩ 串联电阻器会驱动 I/O 以保持所需的逻辑状态。 为防止 VOL 升高和 VOH 电平降低、建议不要使用弱上拉/下拉电 阻与内部 4kΩ 串联电阻发生问题。  

此致、

插孔

我简单绘制了信号流。 当高电平信号馈送到端口 B 时、以黄色突出显示的信号路径会将该高电平路由到端口 A、同时触发自锁序列以将其自身输出保持在高电平状态。
绿色路径电路会在信号转换期间使快速上升沿加速。 所有晶体管 T1~T4 在稳态条件下关断。 在这种拓扑下、通过 4K 上拉电阻器向端口 B 施加高电平会将端口 A 和端口 B 上拉；要从外部将逻辑拉低、需要一个大于 50kΩ 的下拉电阻器。
根据同样的原理、如果任一端口输出低电平、则通过 4K 电阻器有效地将两个端口拉低、从而需要一个大于 50kΩ 的外部上拉电阻器将信号驱动为高电平。 我的理解是否正确？

尊敬的 Li：

外部上拉/下拉电阻的要求是确保内部 4k Ω 串联电阻器不会形成分压器网络。 有关更多信息及其效果、请参阅 Blow 后的应用程序。  

https://www.ti.com/lit/an/scea054a/scea054a.pdf?ts = 1780695575791

此致、

插孔