[参考译文] InterConnect Studio：模拟输入和输出引脚不会按预期再现信号

admin

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

部件号： InterConnect Studio

在所附的工程中、我们向比较器的输入添加了延迟（请将扩展更改为 syscfg）。仿真工具自动在 IN+处插入一个 I/O 引脚。进入引脚一侧的信号不会传输到引脚的另一侧。这会影响我们预期的结果。我们遗漏了什么吗？

谢谢！

0 admin 3 个月前

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尊敬的 Lenio：

您将无法看到 IO1 的数字输出、因为该输出当前连接到模拟比较器、这会禁用数字缓冲器、而数字缓冲器会驱动该输出。模拟比较器引脚不应这样连接。这似乎是 ICS 中的一个错误、我们将在下一个版本中注意到这一点。

此外、如果向延迟块馈送模拟输入、它不会保持输入电压电平。它将输出逻辑高电平或低电平。如果您想将 TXD 馈入模拟比较器、则必须在外部将其连接到比较器引脚、因为 TPLD 内的所有内容都是数字引脚。

此致、

Chris Pui

0 admin 3 个月前

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根据您的建议、我们省去了延迟块并在外部连接了引脚、因此：

在这种情况下、LUT 之一的输出和比较器的输入之间没有延迟。这是个问题吗？仿真似乎运行良好、信号显示明确的状态。是否应该添加 RC 延迟？

根据我在第一个帖子中发送的文件、消除警告的正确方法是延迟 LUT 的反馈？

0 admin 3 个月前

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尊敬的 Lenio：

警告是由于软件无法使用两个以上的逻辑门估算振荡。您不需要去除它们。仿真应该不会出现任何问题、但我会在器件上测试功能以进行确认。

此致、

Chris Pui

逻辑（参考译文帖）(Read Only)