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[参考译文] LSF0108:低电压状态太高...

Guru**** 2534260 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1086468/lsf0108-low-state-of-voltage-is-too-high

部件号:LSF0108

尊敬的各位先生:

根据客户的反馈,他们的输入源是从端口 A 到端口 B 的时钟信号,然后从另一端口 B 回送到端口 A

他们发现,虽然 FTDM_VDD 为3.3V (1.2V 至3.3V),但对于低状态电压,端口 A 和端口 B 的信号只能低至0.6V。

虽然 FTDM_VDD 更改为1.8V (1.2V 至1.8V),但两侧的信号可以低至0.24V。

0.6V 信号的低状态是其设计的 NG 信号。

我是否知道如何将1.2V 的低信号状态降低到3.3V 设计?

谢谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    对于低于 Vref_A 的电压,此设备的行为类似于模拟开关,即 A 和 B 针脚直接连接,两侧的上拉电阻器并行工作。

    在您的情况下,您甚至有四个上拉电阻器。 驱动 TMD_D0的设备必须吸收所有四个电阻器的电流。

    降低低电平电压的唯一方法是为上拉电阻器使用较高的值(这会降低最大速度),或在 FPGA 中使用较强的输出驱动器。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    主席先生,你好,

    我将与客户合作。

    谢谢。