[参考译文] 路径延迟时间长于时钟周期。

Serge，您好！
您能否描述您拥有这些FFs的系统？

您尝试将它们用于哪种类型的应用程序？

您有部件号吗？

感谢Michael J Schultis和Emrys Maier的回应。

Michael，你说的对：它不能工作。

Emrys和Michael，由于我无法在此论坛中附加文件，因此我会向您发送一个链接，链接到显示该问题的示意图。

www.dropbox.com/.../Filter.jpg

它是16位一阶滤波器。 在此JPEG示意图中，红色的线条为总线，红色的数字表示总线宽度。
在此简化的原理图中，逆变器代表16个反相器，16位加法器由4个4位加法器组成，等等
当然，16个74HC74可由八进制D FFs替代。

每个块的延迟写入到块上方。
此延迟来自TI的数据表。 (工作温度85度，电源电压2V，74HC设备。)

使用的零部件在每个块下命名。 (注意：需要逆变器才能从第一个加法器建立减法函数。)

最长路径为3140 NS。
系统时钟为1 MHz，频率不是很高。 (系统中的其他位置需要使用这种相对较低的频率，以便以更高的速率处理数据。)

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是否可以使此滤波器在1 MHz系统时钟环境中工作？

欢迎您提出意见和建议。

Serge Mathieu

Serge，您好！

您使用的是2V电源吗？ 通常，这些设备使用的电源较高，这将显著减少传播延迟。
此外，您还可以使用传播延迟低得多的设备，例如LVC系列设备，而不是您使用的HC系列。 借助其中一些功能，我们甚至拥有针对高速操作进行优化的AUC系列，并且可以在2V电压下正常工作。

最佳，
Michael

感谢您的回复。

是的，我知道：但使用更快的设备也可以相应地提高时钟频率，我们在更高的时钟频率上也会遇到同样的问题：问题是相同的，比如，使用10 MHz时钟，而不是1 MHz。 我们想当然地认为，使用HC系列时，我们需要低至2V的电源。 是否有方法设计管道形式，或一些类似的技巧来使此过滤器工作？ (如果没有反馈，则管道将有效。) 有什么建议？

如果没有反馈，多路复用/多路复用设计也会起作用。 (在装配线中，工作人员需要1秒钟来处理项目(=传播延迟)。 但我们需要每秒处理2个项目。 解决方案：2名工人，以串联方式工作，每一半工作做得更快，第一名工人将其结果转移给第二名工人(=管道)， 或者并行，每个员工接受输入，并并行执行相同的作业，并提供输出(即我所称的DMPX/MPX设计)。在这两种情况下，输出都有时钟延迟。 我认为这两种方法都行不通，因为反馈循环。 (反馈/转发循环通常有问题...)

是否有任何想法来使此过滤器正常工作？ 有什么技巧？ 谢谢。

在我看来，此电路最好使用FPGA来实现。 使用离散解决方案是否有一些好处，我在这里错过了这种好处？

仅供参考-您(和任何人)都可以直接在论坛上发布图像和文件。 由于我们网络上的安全预防措施，TI员工无法直接访问分机，因此将链接张贴到该站点确实使我们更难提供帮助...

Emrys，感谢您的回复。 我的第一个问题仍然没有得到回答：路径延迟是否可能比时钟周期长。  

这里是 我使用74HC零件的例子。 (显示85度，2伏的延迟)

(我希望你们能看到。 我尝试从Word中粘贴，但不起作用：图像未传输。 所以我附上了一个jpeg文件。)

我相信这74HC电路不能在1 MHz下工作。 上图中的说明。  

但是，在现实生活中，设计的系统时钟与同一设计的某些部分的工作频率之间没有任何关系。

即使选择了1 MHz系统时钟(选择的频率允许对整个应用中的最快信号进行采样)，

设计的各个部分可以时钟频率为100 kHz，1 Hertz，甚至偶尔为特定的缓慢事件计时。  

我们假设应用程序必须为过滤器计时，仅当一组组合门检测到某些情况时。 让我们将此组合输出命名为"name"。

生成名称所涉及的逻辑(例如：name = A*(B+C+D)+ D*(A-not +E*F, etc..)，这样就不可能提高名称的频率

超过100 kKz。 当名称变为true时，必须将数据输入到过滤器中。 (时钟74HC74触发器)  

不幸的是，由于其逻辑中存在各种门延迟，名称出现了故障。  

我的问题是：

1- 如何从短时脉冲波形干扰信号可靠地为74HC74计时？  

同样的问题不仅适用于时钟输入，还适用于74HC74的重置(设置)输入：

2-如何从一组组合门可靠地重置(设置) 74HC74，从而出现暂时故障？  

我的目标是证明实际的74台设备有严重的局限性，难以设计。

但是，在该系列中添加一些新设备以及一些简单的设计规则，将会克服这些严重的限制。  

TI可以显著提高离散器件的销售额。  

 

查看我对Emrys的回复，谢谢！

Serge，您好！

感谢您的意见，这无疑是一个有趣的讨论主题。
如果您对我们的部件或您正在处理的应用程序有任何具体问题，请随时发布新的主题，我们很乐意为您提供帮助！

最佳，
Michael

Michael，

感谢您的回复。

是的，我对TI的部件和我正在处理的应用程序有疑问。 但在继续之前，我想先得到我之前问题的答案。 它们是：
1- 74HC74的D输入的数据路径是否长于其时钟周期？
2-如何从短时脉冲波形干扰信号可靠地为74HC74计时？
3-如何通过脉冲信号可靠地重置/设置74HC74？

我们前面的讨论以及我所举的例子，都说明了问题的整个背景。 让我总结上述问题2和3。

在几乎任何数字设计中，计时或重置FF (触发器)几乎总是由某些逻辑条件决定。 例如：当A =47且B为真且C为假或D小于100且...等时，必须重置计数器。在任何应用程序中，重置FF的时间总是由门解码的某些组合条件决定。

但是：解码某些条件(如上述条件)的任何门控的输出可能会因门控延迟而出现短时意外响应。 (即使所有输入都是同步的：同时更改。)

我的问题是：

3-我们如何根据某些条件(如上所述)重置74HC74触发器(或任何等效的D FF)，因为我们知道使用门对这种情况进行解码会产生故障/峰值(在解码器输出时)，从而可能(并将)错误地重置FF。

2-同样，在几乎任何数字设计中，计时FF (或计数器等整个功能)都是由一组门解码的某些逻辑条件决定的。 请记住，使用门进行解码可能(并且将会)产生虚假响应和/或故障，如何才能从解码电路中对74HC74 FF进行时钟，这样做可以(并且将会：墨菲定律真的有效！) 是否出现故障？

如果这两个问题不清楚，请随时询问我更多详细信息。

正如所建议的那样，我也以新的思路提出这两个问题。 我稍后会再问第一个问题。

请告诉我TI在上述上下文中建议重置(或时钟) 74HC74触发器的方式。

Serge，您好！

数据路径可能比时钟周期长，信号传播将会有额外的延迟以等待额外的时间。

如果先前逻辑设备的输出产生了无法移除的故障，并且可能会对D触发器的输入进行时钟计时，则可以在该设备的输出端添加一个电容器以抑制此故障。 由于线路上会有额外的电容来抑制此类小故障，因此建议使用施密特触发器输入设备，以便能够承受任何缓慢的边缘。

这样，浮点将被去除到施密特触发器缓冲器中，并且它将生成一个干净的快速上升边缘输入到触发器的CLK中，由于这一清洁边缘，它应该只进行一次时钟。 SN74LVC1G14或SN74LVC1G17等设备可以正常工作。
这应有助于避免因故障引起的任何问题。

希望这能有所帮助！
最佳，
Michael

1-路径延迟是否可以长于时钟周期？

2-如何使用浮华信号控制功能的时钟(例如计数器)？

3-如何使用浮点信号可靠地重置或设置Flip Flop (FF)？

4-唯一信号如何同时重置某些FF,同时对其他FF?

5-当信号A有正极转换，或信号B有负极转换，A和B都是随机的时，如何对计数器计时？

建议：德州仪器(TI)应该将这些器件添加到她的生产线中。 这些设备将简化我们作为设计师的生活。  

www.dropbox.com/.../SyncDesign3.pdf

www.dropbox.com/.../SyncDesign3.pdf