在FPGA驱动信号(配置为输出)的某些设计中使用FPGA和内存，并将此信号连接到信号类型为双向(IO)的内存设备。我只希望从FPGA到内存的信号流，但不希望从内存到FPGA的信号流。为了避免信号从内存流向FPGA，我正在寻找可以阻止的外部组件。 SN74LV1T125是否正常工作？如果我使用SN74LV1T125，则当内存驱动信号时，SN74LV1T125的行为如何？分析此功能，询问SN74LV1T125的CMOS实现。希望现在就清楚

0 admin 8 年多前

TI__Guru**** 2539500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

谢谢，我想我现在就明白了。

SN74LV1T125具有推挽式输出实现，这意味着它将从本质上直接将输出连接到Vcc或GND，如果内存模块尝试驱动该线路，则会出现总线争用。总线争用将导致两个设备中的电流过大，并可能导致损坏。

您是否无法控制内存模块？我的意思是，它是否只是随机地尝试将数据输出到您只尝试输入数据的端口？这听起来很奇怪。

如果您知道端口何时要切换(即系统具有内存方向指示灯信号)，则可以将SN74LV1T125置于高阻抗模式，这样就不会出现任何问题。

0 admin 8 年多前

TI__Guru**** 2539500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

感谢您的快速响应。
FPGA将信号随机驱动到内存设备取决于某些SW条件。
当存储器设备作为输入信号从FPGA接收时，存储器设备在某些操作中将处于繁忙状态，在此期间，它将输出相同的信号(自向存储器发送双向信号以来)作为繁忙状态。我不希望输出信号从内存设备流向FPGA。使用SN74LV1T125时，我能否通过短接1号引脚(OE\)和2号引脚(A)并连接到FPGA输出信号，4号引脚(Y)连接到内存设备双向输入信号来实现此功能？
使用上述连接时，无论何时存储设备输出信号，是否存在任何信号争用并从VCC到GND获取更多电流？

0 admin 8 年多前

TI__Guru**** 2539500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

按照您对连接的描述，SN74LV1T125将不能提高线性-从未如此。当输入(A和OE\)变高时，输出将进入高阻抗模式，基本上断开设备。

我建议只添加一个串联电阻器(1k至10k)，并使用输出来保护它。当存储器模块尝试将线路驱动到与SN74LV1T125不同的电平时，电阻器将限制电流并防止损坏任一设备(只要电阻器足够大，可以将电流限制在驱动器的最大电流值范围内)。当存储器处于收发器模式时，电阻器不应导致任何问题，因为输入为高阻抗。

0 admin 8 年多前

TI__Guru**** 2539500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

FPGA驱动的信号处于活动低信号状态，在将其驱动为高时无需担心。
主要担心的是，每当内存设备驱动(低电平活动)时，只要它接收到来自FPGA的输入，就会出现信号争用，在这种情况下是否存在任何停止？

0 admin 8 年多前

TI__Guru**** 2539500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您是否试图说这条线永远不会开高？这将是一个非常奇怪的逻辑系统。这不是'active low'(低活性)的意思。也许是我的误解？

0 admin 8 年多前

TI__Guru**** 2539500 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

FPGA驱动信号(仅限输出)，具有两种状态逻辑0 (0V)和逻辑1 (5V) ，并连接到内存信号(IO)。每当从FPGA接收到逻辑0信号时，内存都会执行一些操作，当它接收到逻辑1信号时，它不会执行任何操作。当内存接收到逻辑0信号并且在此期间开始执行一些操作时，它希望发送与输出相同的信号，而我不想发送，并希望将此信号作为从内存到FPGA的输出阻止。是否仍要使用TI的任何离散电路来阻止这种情况？