[参考译文] SN74LVC1G74：ESD 测试中的 D 型触发器/CLK 问题

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：SN74LVC1G74

大家好、

我们有一个有关 ESD 测试中 D 型触发器/CLK 问题的问题需要您的支持。

SN74LVC1G74在系统中使用、我们发现在执行 ESD 测试时/CLK 会受到影响并变为低电平、这会导致输出错误信号。

我们是否有解决此问题的解决方案？

如果另一个合适的器件可以解决此问题、您可以推荐它。据我所知、可能会增加响应的延迟时间/CLK 可以解决此问题、请提供您的命令。谢谢！

BR、

Darren

0 admin 2 年多前

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您可以在施密特触发缓冲器前面添加一个低通滤波器。

一种更好的解决方案是防止 ESD 影响时钟线。为什么会发生这种情况？时钟信号是否暴露在外部？

0 admin 2 年多前

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大家好、Clemens、

我的错误是、所述的/CLK 应为/CLR、清除输入功能并置为低电平以设置输出低电平。在 ESD 测试中、我们发现 /CLR 可能会受到影响并变为低电平。

1.您能否分享如何在电路中添加低通滤波器解决方案？下面是典型电路。

2.是否有另一个器件对 /CLR 变化具有低压摆响应或延迟时间？也许这是另一个想法、您能分享您的评论吗？

BR、

Darren

0 admin 2 年多前

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该示例电路在 VCC 上电时延迟上升沿。您可以使用相同的原理(信号源后面的串联电阻器和接地电容器)来滤除/CLK 上的短脉冲。但/CLK 信号来自哪里？ ESD 脉冲如何耦合到此迹线中？

2.所有逻辑器件均设计为对其输入端的变化作出快速反应。

逻辑（参考译文帖）(Read Only)