您好、TI 专家、
我的客户考虑将 SN74LVC3G14和 LMG1205用于他们的产品、我在前一篇文章中已经获得了有关 LMG1205的建议。
现在、我希望您查看原理图的其余部分。
您可以在下面看到2个电阻器 R89和 R99。
我的客户已经测试过降低 R89和99的值、效率稍高一些。 (按预期工作)
但是、如您所知、如果我们将 R89和 R99的值减小得太多、我们可能会看到2个信号之间的过零。
您对避免过零的最小值有什么想法吗？
请检查此问题。 谢谢。
此致、
Chase
你好 Chase、
他们使用的电路是一个下降沿延迟电路，这可能会产生误导，因为延迟沿会进入逆变器，所以从技术上讲，它会延迟输出端的上升沿。
这意味着它们可以通过分别改变 R89和 R99来控制 HI 信号的上升沿和 LI 输入的上升沿。
假设正信号的零重叠是允许的、那么我们需要查看顶部电路上逆变器增加的延迟：
我们预计延迟将在1.5到4.3ns 之间：
在给定该信息的情况下、我们需要将底部上升沿延迟至少这么多、以避免信号重叠。
根据 数据表中使用 RC 电荷公式确定的阈值规格、可以精确地计算从 RC 电路到施密特触发器器件的延迟：
vc (t)=Vcc * exp(-t/(R*C))
要获得延迟、我们需要 VC (t)= V_T-、然后求解 t。 我将首先重新排列方程式：
t =-R*C * ln (vc (t)/vcc)
接下来、我需要从数据表中获取 V_T-的5V 值。 我使用线性内插来获得5V 时最小值和最大值的精确值：
最小值= 1.25V、最大值= 2.25V
这让我轻松地将其放入 Excel 中、并计算 R = 49和 C = 100pF 时的延迟值：
最小延迟= 3.9ns
延迟最大值= 6.8ns
因此、我们在这里似乎没有足够的延迟来保证它不会重叠。 我们需要至少具有4.3ns 的时间。 只需使用相同的方程并重新排列、我就可以获得所需的新电阻值、以确保它不会有任何重叠：
R =-t/(C*ln (Vc (t)/Vcc)=-4.3n /( ln (2.25/5)= 53.85欧姆
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首先、我要说的是、我不会真正建议将施密特触发逻辑门用于类似的精密计时应用、但我想在解释原因后会更容易。 阈值规格太宽。
确定它是否正常工作的唯一方法是对每个板进行调优。 模拟比较器+基准可以通过提供更加一致的阈值来完全消除这种情况。
你好 Chase、
我想提供更多信息、了解我如何在制造前实施中断的想法。
很抱歉、因为我认为我们可以创建 BBM 而不创建迟滞。
通过配置比较器直流阈值、我们可以在输出中产生这种重叠、其中两个 FET 均为逻辑低电平、这意味着两个 FET 绝不会同时导通。
正如您在下面提供的仿真中看到的、HI 和 LI 都是~40%占空比信号、其中每个信号的逻辑低电平都重叠。
I 二手(2X) TLV3601高速比较器、具有可在0V 和5V 之间切换的单端输出。
我想首先确认比较器的可用电源是5V。 使用4.2V 电源时、输入信号不能超过4.5V、而不会超出比较器的输入共模范围。 因此、我使用5V 电源和5V 输入信号进行了仿真。 请告诉我您的想法。
如果您希望我进一步改进电路、或者我漏掉了任何东西、请告诉我。
e2e.ti.com/.../Break-Before-Make.TSC
此致、
Joe
应用工程师
线性放大器业务部|比较器产品线(CMPS)
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