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[参考译文] SN74LVC1G74：缓慢下降时钟边沿的含义

admin
Guru**** 2815105 points

Other Parts Discussed in Thread: SN74LVC1G17, SN74HCS74

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1110303/sn74lvc1g74-implication-of-slow-falling-clock-edge

器件型号：SN74LVC1G74
主题中讨论的其他器件：SN74LVC1G17、 SN74HCS74

此应用是电源开/关按钮控制。
CLK 输入上有 R-C 延迟电路、这使得时钟的上升沿和下降沿慢于数据表中建议的最大值(3.3V 时) 10ns。
虽然 触发器在缓慢上升的 CLK 边沿上工作正常、但当 CLK 以几乎相同的500ns/V 低速率下降时、它也会改变其状态
是否需要此行为？
如果比较器放置在 CLK 前面以校正慢速下降时间沿、它是否会修复意外的触发器变化状态？

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    TI__Guru**** 2815105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Boris、

    CLK 输入上是否需要 RC 电路？  

    是的、由于您违反了输入转换速率要求、因此会出现预期行为。 时钟信号的下降沿有一些噪声导致器件触发。 请参阅此常见问题解答 慢速或浮点输入如何影响 CMOS 器件？ 以了解更多详细信息。  

     如果 比较器具有足够快的开关时间来满足输入转换速率要求、则可以放置一个比较器来校正慢速下降沿时间。  

    此致、

    Sebastian  

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    TI__Guru**** 2815105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    一个简单的施密特触发缓冲器(例如、SN74LVC1G17)足以获得一个合适的信号。

    或者、使用具有施密特触发输入的触发器、例如 SN74HCS74。

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    TI__Guru**** 2815105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的建议！
    它通过减少 CLK 下降时间来固定。
    BTW、事实证明安装的芯片不是 TI、但 Nlita 及其数据表声称所有输入都是施密特触发输入。
    不过、TI 和 NExperia 都注意到了相同的边沿上升/下降时间最大值- 10ns/V
    此修复仍然包括高于10ns/V 的下降时间、但它工作可靠。
    谢谢、
    Boris

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    TI__Guru**** 2815105 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    "施密特 触发操作"与实际施密特触发输入不同。 所有 LVC 输入(来自任何制造商)都有一点迟滞、但这只是为了补偿高频时引脚和键合线的电感。