[参考译文] SN74LV123A：输出不更改！#39；t 更改

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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1113285/sn74lv123a-output-doesn-t-change

器件型号：SN74LV123A

您好！

我正在尝试使用 SN74LV123A 模拟下降沿检测。输入信号(/A)为高电平@t0。然后它变为低电平并仅在1us 内保持低电平。当检测到下降沿时、输出(/Q)应变为低电平、并应保持低电平大约230ms。为此、我使用了 Rext = 490k、Cext = 470nF。

问题是当我运行仿真时，输出/Q 不会改变，如下所示：

绿色= /A

蓝色=/Q

红色= Rext_Cext

提前感谢您的帮助。

此致、

Achraf

3 年多前

0 admin 3 年多前

TI__Guru**** 2387060 points

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真正的器件当然起作用。

您使用的是哪种型号？

0 admin 3 年多前

TI__Guru**** 2387060 points

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我正在使用以下版本(SN74LV123ARGY)：

**发布者：德州仪器(TI)公司 WEBENCH (R)设计中心
*部件：SN74LV123A
*日期：2014年12月2日
*型号类型：一体机
*仿真器：PSpice
*仿真器版本：PSpice 16.2.P001
* EVM 订单号：N/A
* EVM 用户指南：不适用
*数据表：SCLS393P - 1998年4月- 2013年10月修订
*
*型号版本：1.1
*
(小部分
*
*更新：
*
*版本1.0：发布
*版本1.1：修改模型
*版本1.2：修改模型以支持更宽范围的脉冲持续时间。

此致、

Achraf

0 admin 3 年多前

TI__Guru**** 2387060 points

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MΩ 输出需要负载；尝试向 GND 添加1k Ω 电阻。

0 admin 3 年多前

TI__Guru**** 2387060 points

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不、不管用。

为了了解发生了什么、我修改了仿真：在仿真中、输入/A 在100us 内保持低电平 (而不是之前的1us)。结果：

当/A 变为低电平时、IC 缓慢地使 Cext 放电。当 "Rext_Cext"引脚的电压低于1、8V 时、输出/Q 变为低电平。

此致、

Achraf

0 admin 3 年多前

TI__Guru**** 2387060 points

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您好、Achraf、

请参阅以下 PSpice 模型中包含的免责声明：

最重要的部分是"备注"部分：

(小部分

*注意：

* 1. 该模型用于5V 运行、并反映脉冲持续时间

如数据表的图6所示。

* 2. 该模型可能不符合其他器件参数。

* 3. 该模型适用于 Cadence V16.2及更高版本和

* 启用 AUTOCONVERGE。如果未使用 AUTOCONVERGE、则为仿真

* 可能会出现收敛错误。

* 4. 原理图中 R_EXT 和 C_EXT 的值必须输入为

* 通过下面.SUBCKT 行中的 Params 语句的参数。

* 如果未完成此操作、模型将给出不正确的结果。

(小部分

我不建议使用此模型。

此致、

Sebastian

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[参考译文] SN74LV123A：输出不更改！#39；t 更改