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[参考译文] SN74LVC2G126:输出上升/下降时间

Guru**** 2378650 points
Other Parts Discussed in Thread: SN74AUC2G126, SN74AUC1G126
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1132182/sn74lvc2g126-output-rise-fall-times

器件型号:SN74LVC2G126
主题中讨论的其他器件:SN74AUC2G126SN74AUC1G126

当 VDD = 1.8V±5%时、该器件是否支持66.66MHz 输入方波?

在本例中、CL = 15pF 时预期的 TR/TF 是多少?

是否观察到该器件用于缓冲时钟信号的应用?
(我担心抖动和时钟信号衰减...)

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    在1.8V 时、LVS 可以实现80MHz 的频率。

    请参阅 [常见问题解答]逻辑器件的输出转换率是多少?

    在1.8V 电压下、诸如 SN74AUC2G126的 AUC 系列器件的工作电压大大好于 LVC。 (请注意、AUC 输出在转换期间会改变阻抗、因此无法像常见问题解答中一样轻松估算上升/下降时间;请参阅 AUC 应用报告。)

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    您好 Darren、

    我们不为标准逻辑缓冲器指定抖动--对于这种类型的规范,您必须切换到时钟缓冲器。

    我同意 Clemens 的观点--虽然 LVC 可以处理66.66MHz 的频率,但我不建议将其作为我的第一个解决方案。 AUC 系列在1.8V 时要好得多。

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    尊敬的 Emrys:

    我仍然需要知道输出的预期上升/下降时间。 对于以下情况、我们是否有任何数据?
    如果可能、我需要最大值/最小值。

    - VCC:1.8V 或3.3V
    - TR/TF 范围:20%~80% VCC
    TR/TF 范围:35%~65% VCC
    CL:15pF

    我希望输出 TR/TF 独立于输入 TR/TF、是吗?
    (逻辑缓冲器不是放大器;当输入超过特定阈值时会触发输出)

    此致、
    Darren

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    尊敬的 Emrys:

    我阅读了您的博客文章并进行了一些数学计算。
    我认为我对这个过程有了很好的理解(t =-rrrC*ln (1 - dV))
    您能否检查我的数学运算(Excel)
    3.3V 时、LVC 的功耗小于200ns、1.8V 时、AUC 的功耗小于~300ns。
    (CL = 15pF、35%~65%Vcc = DV = 0.3)这些数字使用 MAX RDS (on)、所以实际上属于最坏情况?

    AUC 逻辑缓冲器 SN74AUC1G126是否能够处理125MHz 输入/输出?
    这是一个4ns/4ns H/L 信号、我对1.4ns 最大 tpd 有一点紧张。

    您会推荐2.5V/125MHz 的逻辑器件吗?

    此致、
    Darren

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    该计算不适用于 AUC 输出;请参阅 AUC 应用报告

    您为什么关心上升/下降时间? 如果传播延迟小于周期、它肯定会起作用。

    AUC 的工作电压也为2.5V

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    您好 Darren、

    在典型负载下、AUC 器件的上升时间将低于1ns。 这些是逻辑产品系列中最快的器件。

    [报价 userid="403768" URL"~/support/logic-group/logic/f/logic-forum/1132182/sn74lvc2g126-output-rise-fall-times/4205192 #4205192"]我们是否有以下条件的任何数据?

    不、恐怕不是。 上升和下降时间不是器件规格或特性的一部分--如果是,它们将在数据表中。

    [引用 userid="403768" URL"~/support/logic-group/logic/f/logic-forum/1132182/sn74lvc2g126-output-rise-fall-times/4205192 #4205192]I 希望输出 TR/TF 独立于输入 TR/TF、是吗?
    (逻辑缓冲器不是放大器;当输入超过特定阈值时会触发输出)[/quot]

    是的、这是正确的、但是慢速输入会导致不稳定的行为、这将影响输出信号。 所有 CMOS 输入都需要满足数据表要求:

    应用报告《 德州仪器 AUC 低于1V 小尺寸逻辑器件的应用》 

    [引用 userid="403768" URL"~/support/logic-group/logic/f/logic-forum/1132182/sn74lvc2g126-output-rise-fall-times/4205262 #4205262")我阅读了您的博客文章并进行了一些数学运算。
    我认为我对这个过程有了很好的理解(t =-rrrC*ln (1 - dV))
    您能否检查我的数学运算(Excel)
    3.3V 时、LVC 的功耗小于200ns、1.8V 时、AUC 的功耗小于~300ns。
    (CL = 15pF、35%~65%Vcc = DV = 0.3)这些数字使用 MAX RDS (on)、因此实际上属于最坏情况?[/引述]

    我认为你的成绩是1000倍(我没有检查你的 Excel)。 对于10%至90%、您可以使用简单的公式:T_t = 2.2 * R * C

    当 CL = 15pF 且使用 LVC 器件(约13欧姆)时、上升时间计算为 约195ps。

    正如 Clemens 提到的、AUC 器件具有可变的输出阻抗、因此这种类型的计算方式无法很好地与之配合使用。

    -

    从我先前链接的同一应用报告中、有一个用于驱动来自1.8V AUC 系列器件的传输线路的波形:

    您可以看到、边沿速度极快。 AUC 系列可轻松驱动125MHz 信号。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、Clemens、
    我感谢各位的评论。 我们关心 TR/TF、因为对接收器件有非常严格的要求。
    (即15pF 负载的最长上升时间为513ps、从信号幅值的35%~65%测得)

    尊敬的 Emrys:
    你是对的、我想说[ps]而不是[ns]。

    随附的该文档的图13使您更容易看到5pF 的典型 TR/TF。
    绝对低于1ns

    最后一个问题:
    我注意到数据表将"tpd"指定为独立值。
    这是否意味着 H-L 转换的 tpd 和  L-H 转换完全相同?
    如果存在偏移、该怎么办? 此信息对于了解在较高频率下预期的占空比降级程度非常重要。

    此致、
    Darren

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    如果使用直流电阻计算出0.3ns、则实际上升/下降时间(输出阻抗要低得多)肯定会低于您的限值。

    CMOS 器件设计为具有对称输出。 但其余的偏斜既未指定也未保证。

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    [引用 userid="403768" URL"~/support/logic-group/logic/f/logic-forum/1132182/sn74lvc2g126-output-rise-fall-times/4206326 #4206326")这意味着 H-L 转换和  L-H 转换的 tpd 是否完全相同?
    如果存在偏移、该怎么办? 此信息对于了解在较高频率下预期的占空比降级程度非常重要。[/quot]

    不可以、这只是意味着两个值中较大的值不会超过数据表中提供的限制。 T_PD 是 t_plh 和 t_PHL 较大者的速记。

    未指定偏差。

    我建议他们查看 TI 的时钟缓冲器产品系列、因为这些产品将指定抖动和偏斜、并且具有出色的性能。