[参考译文] SN74LVC1G08：输出引脚中的毛刺脉冲

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器件型号：SN74LVC1G08

团队、

我们将 SN74LVC1G08DBVRE4用于我们的应用之一。下图用于参考电路

引脚1 -上拉-将始终为高电平

引脚2 -在基准脉冲经过一定的延迟(12ms)后将为高电平

我们在与门的引脚4处看到干扰、如下图所示、其中在输入端未看到这种干扰。绿色波形是我们的参考波形。

图1 -针脚1 (黄色)

图2 -针脚2 (黄色)

图 3 -引脚4 (输出) (黄色)

请您在这方面提供帮助。

BR、

Arun

0 admin 4 年多前

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为什么每个波形都使用不同的时基？请显示引脚1和4的单次捕捉。

在此期间 VDD_MCUIO_3V3是否稳定？

0 admin 4 年多前

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大家好、Clemens、

VDD_MCUIO_3V3仅在该点斜升。我想正是在那里发生了干扰。

不同的时基是由于输入的排序。

下图是 VDD_MCUIO_3V3 与引脚4的关系

谢谢

Arun

0 admin 4 年多前

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建议的最低电源电压为1.65V。低于该电压时、不能保证正常运行。

有些逻辑门具有/OE 输入、但非活动输出会导致输出信号被拉高。

考虑从两个二极管中构建与门。 (使用肖特基二极管实现较小的低电平电压。) (如果 VDD_IO_3V3低于 VDD_MCUIO_3V3；电流可能会从后者通过二极管流入前者。)

逻辑（参考译文帖）(Read Only)