This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] SN74LVC3G07-Q1:输出引脚 ESD 保护结构-在将3V3信号转换为5V 电平的同时、通过上拉电阻器进入 VCC

Guru**** 664280 points
Other Parts Discussed in Thread: SN74LVC3G07-Q1
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1031188/sn74lvc3g07-q1-output-pin-esd-protection-structure---sneak-path-through-the-pull-up-to-the-vcc-while-translating-a-3v3-signal-to-5v-levels

器件型号:SN74LVC3G07-Q1

尊敬的 TI 专家:

在成本敏感型产品中、 有一个3V3传感器5V uC 提供数字信号、我想使用漏极开路缓冲器 SN74LVC3G07-Q1转换电压电平:

为了计算 Rp 值、我想问一下 SN74LVC3G07-Q1输出 ESD 保护结构-此处绘制为 D1和 D2。  

SN74LVC3G07-Q1缓冲器中是否存在 D1等 ESD 二极管?  

2. D1的工作方式是否像常规硅二极管那样具有~0、7V 压降、还是一种在更高电压下开始导电的结构?

2.是否有电流从5V 流经 Rp、D1流向3V3电源轨? (请参阅黄色突出显示的路径)

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    没有 D1。 输出可过压(请参阅建议的工作条件)。 输出的泄漏电流与 Ioff 相同