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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/976888/sn74lvc1g74-rc-circuit-at-clr-pin
器件型号：SN74LVC1G74主题中讨论的其他器件：SN74HCS74
大家好、
在数据表图5中、CLR 引脚图上有一个 RC 延迟电路。 RC 电路设计是否存在任何约束？ 如果 RC 延迟时间更长或更短、是否会影响 IC 复位功能？ 或者我只需要处理复位阈值电压？
设计目标：一旦系统发出复位信号(低电平->高电平)，输出 Q 就能够将状态从“低电平”更改为“高电平”
- 上电时、无信号、活动1、Q =低电平是目标值。
因此、RC 电路用于将 CLR 引脚从低电平状态延迟、然后更改为高电平状态
- 一旦3.3V 就绪，则 PR= CLR =D =高电平，然后 CLK 有上升沿使输出 Q 从“低电平”变为“高电平”
