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[参考译文] SN74LV165A:SN74LV165A SER 引脚用法

Guru**** 2387060 points
Other Parts Discussed in Thread: TIDA-01509
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/992847/sn74lv165a-sn74lv165a-ser-pin-usage

器件型号:SN74LV165A
主题中讨论的其他器件:TIDA-01509

尊敬的先生:

根据 TI 参考设计(TIDA-01509、 https://www.ti.com/lit/pdf/tidrvh7)、U1 QH 引脚连接到 U2 SER 引脚。

我想知道一个串行输出 QH 与另一个寄存器的串行输入 SER 之间的布局长度限制是多少。

在布局设计时、我们是否需要考虑传播延迟?

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    您好!

    QH 至 SER 连接可能相对较长、但该布线上的总容性负载不应超过70pF。

    最大的时序问题是 U1和 U2同时接收 CLK 信号、或 U2首先接收时钟。 如果存在显著的延迟且 U1是第一个接收时钟的器件、则可能会丢失两个器件之间的数据(即在 U2读取 SER 输入之前 QH 发生变化)。