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器件型号：SN74LVC8T245 主题中讨论的其他器件： SN74LXC8T245
您好！
有关 SN74LVC8T245双电源电平转换器的问题。
我已经阅读过关于这一议题的一些以前的条目，但仍想问这一点。
以下情况：
-端口 B = 5V (I/O 侧)、端口 A = 3.3V (FPGA 侧)
-首先是5V 斜升、然后是5V 生成的3.3V 电压
-工作方向是固定 A 至 B (DIR = H)
-我们不希望在加电期间在端口 B 上驱动任何毛刺脉冲
DIR = H 表示 A 至 B、DIR = L 表示 B 至 A
OE#具有3.3V 电源的上拉电阻(稍后通过 FPGA I/O 控制/启用)。
如何确保加电期间 I/O 侧(端口 B)上没有任何输出干扰？
该器件具有在任何电源处于低电平(例如< 0.4V)时使所有输出处于高阻抗状态的特性。
但是3.3V 电源斜升阶段(3.3V 电源斜升范围为0.8V... 2.0V)。
如果我们也在 DIR 上有一个到3.3V 的简单上拉电阻器、
B 端口输出是否不会出现短时毛刺脉冲、例如、当交流 OE#开关电平(禁用电平)为1.8V、而实际 DIR 开关电平为1.2V 时？
在 DIR 上设置下拉电阻(随后通过 FPGA I/O 切换到 H)是否更安全(在这种情况下)(FPGA I/O 在上电期间以及之后的一段时间内处于高阻态)、
因此、3.3V 电源上升期间的任何潜在驱动输出干扰(因为 OE#电平尚不准备禁用)都将定向到 FPGA I/O (而不是卡 I/O)？
谢谢
