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[参考译文] SN74LVCH16T245-EP：上电期间的输出状态

admin
Guru**** 2382480 points
Other Parts Discussed in Thread: SN74LVCH16T245-EP
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/875826/sn74lvch16t245-ep-output-state-during-power-up

器件型号：SN74LVCH16T245-EP

你(们)好  

我使用一些 SN74LVCH16T245-EP 进行3.3V (端口 A)至5V (端口 B)的电平转换。 数据表中指示控制信号(#oen 和 DIRn)与 VCCA 相关、在我的情况下为3.3V。 还指出"为了确保加电或断电期间的高阻抗状态、OE 应通过上拉电阻器连接到 VCC。" 在 PCB 中观察到这种情况。  

在电压序列中、首先连接5V (VCCB)、然后连接3.3V (VCCA)。 加电期间、所有输入端口(到 IC)被归零、#OE1和#OE2被接至 VCCB、我们看到所有输出都变高！

我们希望输出处于高阻抗状态、但所有输出都将变为高电平。

我们在输出引脚上放置了10K 欧姆下拉电阻器、但信号再次变为高电平。 我将下拉电阻器更改为1K 欧姆、我们刚刚看到了一个窄毛刺脉冲(这是预期的、因为 VCCA 需要一段时间才能激活、并且控制电路可以检测到其输出被禁用。)

主要问题是：为什么在#oen 被接至高电平时输出全部处于高电平状态、为什么我们需要使用较低电阻器将其下拉？

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    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Aidin、

    正如您所说、控制电路需要一些时间才能获得足够的余量来禁用输出。 较强的下拉电阻有助于减少干扰、原因有两个： 振幅不会那么高(您实际上会在输出端使用 PFET 的 Rdson 的分压器)、并且在输出被禁用后、它将线路驱动为低电平的速度将会更快、因为您将具有一个较小的 RC。 这两种情况都会造成更小的毛刺脉冲。

    我还会注意到、不建议此器件在 I/O 上具有上拉或下拉电阻、因为它们具有总线保持功能。

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    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    你好，迪伦

    最好的解决方案是在 VCCA 和 OE#之前不要连接 VCCB、但我目前无法更改 PCB。 我尝试在输出上添加一些下拉电阻(我不需要总线保持)、在输出上的设置中有一个宽度为400us 的毛刺脉冲。 该器件似乎没有遵循高阻态！

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    TI__Guru**** 2382480 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Aidin、您好！

    总线保持电路很可能会加剧该问题、因为其功能是保持逻辑状态。 但是、无法保证输出在加电期间不会产生毛刺脉冲。 最好的做法是在输出使能电路禁用输出之前尽可能限制干扰的振幅。