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[参考译文] SN74AUP1G17：输出上升时间和下降时间的限制@ 1.2V

admin
Guru**** 2381970 points
Other Parts Discussed in Thread: SN74AUP1G17, SN74AUC1G17
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/880788/sn74aup1g17-limitation-of-output-rise-time-and-fall-time-1-2v

器件型号：SN74AUP1G17
主题中讨论的其他器件： SN74AUC1G17

大家好、

我使用 SN74AUP1G17来重新驱动时钟源、1、25V 38.5MHz、其上升时间低于2ns。 但是 、SN74AUP1G17的输出不够快、其上升时间大约为6ns 至8ns。 那么、我想知道其输出上升时间和下降时间@ 1.2V 的限制是什么？  

谢谢。

此致、

Zu Wang

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    TI__Guru**** 2381970 points
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    上升/下降时间主要取决于容性负载。

    无论如何、AUP 系列针对低功耗进行了优化。 对于快速边沿、请改用 SN74AUC1G17。

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    TI__Guru**** 2381970 points
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    大家好、Clemens、

    谢谢。

    我是否可以知道 SN74AUP1G17和 SN74AUC1G17的最快上升/下降时间取决于电容负载的特定值？

    此致、

    Zu Wang

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    TI__Guru**** 2381970 points
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    您好！

    负载越大、输出上升时间就越慢。

    您可以参阅以下有关如何计算输出上升和下降时间的常见问题解答：

    谢谢！

    卡兰