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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/955161/sn74hc595-74hc595-serial-to-parallel-converter
大家好、
您能不能为以下 SN74HC595查询提供帮助
当 RCLK 和 SRCLK 为低电平时、OE#为低电平。 SRCLR#为低电平。 Qx 输出的状态是什么？
默认情况下、Qx 输出被拉低。
SRCLR 清除输入移位寄存器、但不清除输出寄存器。 因此、输出的状态未定义。
只有在 RCLK 上有一个边沿后、输出才变为低电平。
如果输出在初始化前显示为高阻抗、则 OE 必须保持高电平、直到初始化完成。
