[参考译文] SN74LVC1G80：缓慢转换时钟输入如何影响器件？

您好！

我将其分为新的主题、因为这是一个单独的主题。 我们将主题分开、以帮助将来通过搜索引擎发现这一点的任何人避免混淆。

我本来希望系统能带来克莱明的响应、但似乎没有、所以我在这里引用他的话：

[引用用户="Clemens Ladisch"]

当器件检测到 CLK 输入端的上升沿时、即当 CLK 引脚上的电压超过开关阈值时、输出会发生变化。

不允许 CLK 缓慢上升；请参阅 Δt Δv 工作条件中的 Δ V/Δ T 限值。

[/报价]