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[参考译文] SN74LVC1G175:下降沿时间技术规格

Guru**** 2384070 points
Other Parts Discussed in Thread: SN74AUP1G17
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/938456/sn74lvc1g175-falling-edge-time-spec

器件型号:SN74LVC1G175
主题中讨论的其他器件:SN74AUP1G17

大家好、团队、

我们是否有下降沿时间的最短时间规格?

我们发现、如果 CLK 的下降时间更长、则会发生异常 Q 输出。 以下是 CLK 的三种下降时间(慢速/中速/快速)、在慢速/中速条件下、Q 输出总是出现异常。 但在快速条件下、CLK 下降5倍、只有 Q 有上升沿时才下降、大约20%以获得异常 Q 输出。  它可能与下降时间规格相关、以避免 Q 输出异常。 您是否能帮助确认它应该是什么下降规格? 原理图如下所示。 谢谢。  

原理图:  

此致、

罗伊

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    在 Δt 的 Δv 条件下、最长边沿时间由 μ s /μ s 间接指定。 1.8V 时、这对应于整个边沿的上限36ns。

    如果您的边沿可能慢于该边沿、则必须添加施密特触发缓冲器(例如 SN74AUP1G17)。

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    大家好、Clemens、

    您能否告诉我数据表是否参考以下计算结果?

    在 Δt 的 Δv 条件下、最长边沿时间由 μ s /μ s 间接指定。 1.8V 时、这对应于整个边沿的上限38ns。

    罗伊

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    ΔT /Δv 指定边沿的斜率。 对于从1.8V 到0V 的边沿、20ns/V×1.8V = 36ns。