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器件型号：CD4504B 主题中讨论的其他器件： TLV760
大家好、
我的客户正在使用 CD4504B 将3.3V 输入转换为15V 输出。 在整个系统加电期间、我们发现 VDD 的加电时间早于 VCC。 因此、存在 VDD 并且 VCC 不存在很短的时间。 我们在这个短时间内捕获到了一个逻辑高电平输出、并且由于在上电过程中他们需要稳定的逻辑低电平输出、所以这是光传感器所不接受的
因此、我只想检查 VCC 未通电且 VDD 通电时的默认输出电平是多少？ 在上电期间、我们是否可以使用任何方法来保持输出低电平？ 该器件没有 OE 引脚、似乎具有推挽式输出结构、因此在输出端添加下拉电阻器可能不起作用。 请在这方面提供帮助。 谢谢。
此致、
韦恩
