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[参考译文] SN74LVC1G175:当 Vcc 关闭时、D 锁存至 Q

Guru**** 2387830 points
Other Parts Discussed in Thread: SN74LVC1G175
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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/905055/sn74lvc1g175-latching-d-to-q-when-vcc-is-off

器件型号:SN74LVC1G175

我使用的是 D 型触发 器 SN74LVC1G175。 引脚3上有5伏电压、引脚2接地、引脚1、5和6关断。 为什么引脚4注册?

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    "off"意味着什么、0V 或开路? 在后一种情况下、去耦电容器上的电荷可能足以为器件供电。

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    我是说 VCC 没有施加外部电压。 它是0伏。 您提到了去耦电容器。 我是否可以在某个位置获取详细的原理图?

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    "0V "和"无外部电压"是两个不同的因素。 当您只是断开电源时、VCC 不一定会立即变为0V

    所有 CMOS 逻辑器件都需要低阻抗电源、这通常意味着器件附近有一个电容器。

    请显示您的电路原理图或电路板图像。

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    那么、我想我有很多需要学习的东西。

    请参阅下面的原理图和电压数据。 该芯片由5V 电源轨供电、电源轨电压为零。 然而、进一步的测试表明、CLK 电压上升时间很短、与 D 至 Q 的锁存时间相同、但在 D 上升结束之前、它被锁定回零。 这可能是 CLK 引脚上游的某个问题。

    此芯片内部是否存储了电荷、该电荷会在 VCC 外部施加零电压时使 Q 处的电压上升?

     

     。  

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    您好、Kyle、

    输入端不会受到 Vcc 上电压变化的影响。 这可能是连接到 Clk 的下行数据流、也可能会断电。

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    谢谢你。  

    那么、很明显、您说该器件不会将 D 锁定到 Q、如果从未向 VCC 施加电压?  

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    您好、Kyle、

    如果电源为0V、则 Ioff 电路会禁用输出、否则不能保证 CLK 引脚上的上升信号将触发器件。

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    谢谢你。 我将开始在其他地方寻找我的异常电压源。