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[参考译文] SN74HC164:逻辑电平传输错误

Guru**** 1460770 points
Other Parts Discussed in Thread: SN74HC164, SN74LVC1G17, SN74LVC1G14
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/902816/sn74hc164-logic-level-transfer-error

器件型号:SN74HC164
主题中讨论的其他器件: SN74LVC1G17SN74LVC1G14

您好!

我客户的原理图如下:U3和 U1是两 个 SN74HC164。

在正常电路板上、波形显示如下(上图)。 在不良电路板上、波形如下所示(下图)

通道2 -绿色。 U1-PIN3:蓝色 U3引脚1:紫色。

理论上、U1-PIN3应该是 U3-PIN1延迟的9个时钟。 在紫色线路上经过9个逻辑高电平的时钟后、蓝色线路上应该有逻辑高电平。 但在错误的电路板上、逻辑高电平消失。

然后、我们在坏板上测量了波形、但现在我们测量的是 U1引脚1而不是 U1引脚3。 在 U3引脚1上经过8个时钟的逻辑高电平后、我们可以看到 U1引脚1上的逻辑高电平。

U1引脚1-蓝色、U3引脚1-紫色

因此、它显示了从 U1引脚1到 U1引脚3跳过了坏电路板上的逻辑高电平。

当我们使用两个不同批次 的 SN74HC164 9BATHQK 和9BAECSK 时、会发生该问题。 如果我们在  9BATHQK 或 9BAECSK 内使用同一批次、则不会出现问题。 该器件已在客户中使用了很长时间、这是我们第一次遇到此问题。

请您建议下一步做什么?

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    "当我们使用两个不同批次 的 SN74HC164 9BATHQK 和9BAECSK 时、会发生此问题。"

    我的意思是 U1来自 9BATHQK、U3来自 9BAECSK。

    如果 U1和 U3都来自 9BATHQK、或两者都来自 9BAECSK、则不会出现问题。

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    您好 Howard、

    我将再次检查所提供的 CLK 信号是否满足数据表(7.8 - 7.10)的时序要求部分。 时序要求部分中有一个规范规定 CLK 信号在给定电源电压下保持高电平或低电平的最短时间。

    我知道这些器件可能以前在给定条件下工作过、但在超出数据表规定的规格运行时、TI 不保证器件的功能。 CLK 信号在规格之外运行的一种可能解决方案是使用具有施密特触发输入的器件。

    如果您有任何其他问题、请随时联系我们。

    谢谢!

    乍得克罗斯比

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    乍得

    这是由具有相同时钟源的2个 SN74HC164的串联连接引起的。

    对于第二个器件、时钟的上升沿与 A/B 信号的上升/下降沿同时、因此数字信号的采样可能不正确。

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    您好 Howard、

    好的、如果问题确实是数据和时钟同时转换、那么您的电路板是否有空间在 U3PIN13和 U1PIN1之间放置缓冲器?

    如果是这样、SN74LVC1G17就足以缓冲时钟输出并避免这种冲突。

    谢谢!

    乍得克罗斯比

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    乍得

    很抱歉、我不明白为什么缓冲区会有帮助。

    即使添加了缓冲区、数据和时钟的转换也应同时进行、对吧?

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    您好 Howard、

    我们的想法是尝试在系统中的某个位置引入一些延迟、以确保数据和时钟线不会同时切换。 如果输出信号延迟更长、这是否对客户有效? SN74HC164在上升时钟边沿规范(数据表的第7.8节)之前有一个建立时间、为了使此器件正常运行、需要遵循这个设置时间。

    另一个建议是将时钟信号反相至 U1、以便为该设置添加更多时间。 SN74LVC1G14可用于此目的。

    谢谢!

    乍得克罗斯比