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[参考译文] TXS0104E:时钟信号压降补偿

Guru**** 2509455 points
Other Parts Discussed in Thread: TXS0104E, TXB0302

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/771962/txs0104e-clock-signal-drop-compensation

器件型号:TXS0104E
主题中讨论的其他器件: TXB0302

您好!

我们将 TI TXS0104e 电平转换器用于 SWD 线路。 这似乎有点过分,但我想确保它始终有效。

我们有以下问题:我们需要闪存的3xMCU 有一条共同的 SWD CLK 线、每个 MCU 有50k 的复位下拉电阻(或在被实际编程之前)-这是根据 JTAG 规范进行的。 3x 50k 并联时使分压器具有 TXS0104 10k 上拉电阻、因此 CLK 降至2V 以下。 我可以将2k2上拉-但要检查其他选项。

问题:TXB 版本是否适用于 CLK 线路上的这些 PD?

是否有"不是那么快" TXB 版本? 我们的频率为~200kHz、因此实际上不需要50Mbps。

非常感谢您的参与

kr

Vincenzo

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    尊敬的 Vincenzo:
    我已要求我们的翻译专家对此进行研究。 他今天应该回来。
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    KR、

    这是仅 CLK 线路还是数据线路所需的?
    TXB0302可能适用于您的情况。 它有一个内部1K 串联电阻器、~17k 电阻器也许能够将线路保持在足够高的水平以进行检测。 根据我的计算,VOH 可能是17K/18K =~0.9Vcc 电平。

    TXS 上具有另一个上拉电阻器会导致在低电平状态期间产生更高的电流、因为10k 和2k 的并联组合。 此时、Vol (容积)可能会高于正常值。