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[参考译文] SN74LVC1G125:详细的输出架构

Guru**** 2589265 points
Other Parts Discussed in Thread: SN74LVC1G125

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/800408/sn74lvc1g125-detailed-output-architecture

器件型号:SN74LVC1G125

大家好

在查看 SN74LVC1G125数据表时、我在第10.2.1节中遇到了注释(复制如下)。

您能详细说明其含义吗?

您能否提供功能方框图和输出级架构的详细说明?

感谢您提供反馈

Ueli

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10.2.1设计要求此器件使用 CMOS 技术并具有平衡输出驱动。 应注意避免总线争用、因为它会驱动超过最大限制的电流。 高驱动也会在轻负载条件下产生快速边缘、因此应考虑布线和负载条件以防止振铃。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、UE、

    您从数据表中引用的声明对我来说似乎非常直接。  您感到困惑的部分是什么?

    CMOS 器件的输出通常采用以下架构:

    还有其他实现、但它们始终包括正极侧的 PFET 拉电流、而负极侧的 nFET 灌电流。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Emrys

    感谢您的快速回复。

    这是我从客户那里得到的一个问题、您的回复澄清了输出结构。

    此致

    Ueli