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[参考译文] SN74AUP1G17：用于所需的级联连接和仿真模型

admin
Guru**** 2386610 points
Other Parts Discussed in Thread: SN74AUP1G17
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/857428/sn74aup1g17-used-in-cascade-connection-and-simulaiton-models-needed

器件型号：SN74AUP1G17

各位专家：

我请求在设计中将 SN74AUP1G17用于级联连接(超过20个级)、并想知道时钟质量将在几个级之后。 我们计划进行仿真以检查这一点。 您能告诉我是否能获得仿真模型(SPICE 或替代模型)来实现这一点吗？ 如果不是、您能否帮助检查是否可行？

基本设置如下所示：

振荡器50MHz->5pF 加载和 SN74AUP1G17->5pF 加载和 SN74AUP1G17->5pF 加载和 SN74AUP1G17-->……->5pF 加载和 SN74AUP1G17--> 5pF 加载

此致、

Zhipei  

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    TI__Guru**** 2386610 points
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    上升沿和下降沿的传播延迟是相同的、因此不会出现太多问题。 我想您必须自己测试这个。

    在任何情况下、仿真模型都可能无法正确捕获任何此类脉宽失真。

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    TI__Guru**** 2386610 points
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    谢谢！ 在实际电路中、将对下一个缓冲器的输入时钟产生负载效应。 在测试中、发现占空比将受到影响。  您能告诉我们 TI 是否有带占空比重新调整形状功能的时钟缓冲器吗？  

    此致、

    Zhipei  

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    TI__Guru**** 2386610 points
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    有 时钟抖动清除器和同步器、但使用差分传输(原始信号的上升沿和下降沿受到相同方式的影响)可能更简单、例如 LVDS。

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    TI__Guru**** 2386610 points
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    您好 Zhipei、

    我同意 Clemens 的看法、即我们的模型无法准确模拟失真。 他将我们的产品系列链接在一起、以获得更精确的时钟缓冲器、但您也可以在各自的论坛上创建一个主题、以获得帮助。