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器件型号：SN74LVCH8T245 主题中讨论的其他器件：SN74LVC8T245
你好
我在项目中使用的是 SN74LVCH8T245RHLR。 我将其用作电压转换器、以从转换器获取3.3V 电平时钟作为输出、并从处理器的 IO 电平获取1.8V 逻辑作为转换器的输入。 处理器 IO 线路具有内部弱上拉电阻、因此根据我的理解、默认情况下、8位输入线路将处于逻辑高电平状态。
DIR 进行脉冲递增(通过10K 电阻器达到1.8V)、以确保从一个通道转换为 B 通道。
OE'由处理器提供、同一条线路由10K 电阻上拉至1.8V。
根据总线保持逻辑(http://e2e.ti.com/cfs-file/__key/telligent-evolution-components-attachments/00-151-01-00-00-63-96-83/Bus-hold-appnote.pdf)、保持电路有一个固有的趋势、即在电源电压被打开时生成一个低电平。 此外、还提到 控制输入(OE')没有总线保持电路。 因此、我认为 OE 在我的设计中将是高电平、除非我在连接到 Oe'的处理器线路上获得逻辑低电平、从而使输出保持高阻抗状态、这是我的要求。 我需要输出为高阻抗、直到我将 OE'设为零。
我的理解是否正确？
即使在给出了我提到的 Oe'之后、在 Oe'变为零之前、电平转换器是否有可能遵循总线保持逻辑？
输入线路是否可能考虑先前的状态值、从而考虑输出？
请帮助我解决这一问题。
此致
Nidhi P Shetty
