[参考译文] TXS0108E：B 侧低电平问题。

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：TXS0108E

你(们)好

我使用 TSX0108E 电平转换器。

VCCA = 为 FPGA 连接3.3V A 侧。

VCCB =为某些通信芯片连接5V B 侧。(我无法告诉您芯片的名称。抱歉)

问题来自 B 侧。

B 侧连接信号状态默认为高电平。它是一个 Clk 信号4.8kHz。

我希望该信号在5V 至0V 的电压范围内工作、在5V 至2.5V 的电压下工作。

有时、在低下降开始时、其行为类似于0v、但同样、其行为看起来像是2.5V。

就像这样。

我怀疑是信号的下降时间、下降时间大约为250ns。

使用51k 下拉电阻可以解决电流现象、但我想知道它是否可靠。

0 admin 8 年多前

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尊敬的 Ian：

我已通知相应的应用工程师-他将很快回来与您联系。

0 admin 8 年多前

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2.5V 不是有效的逻辑电平。

请显示原理图。您要尝试解决的实际问题是什么？

0 admin 8 年多前

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我知道2.5V 不是有效的逻辑电平。

CLK 为1.2kHz。这个 CLK 引脚输出电平5V 高电平、0V 低电平。但移除 R1 (51k)信号就像这样。

如何在没有51k 下拉的情况下解决此问题？？？

如果此问题的原因是下降时间，我是否需要添加一个51k 下拉电阻器？

0 admin 8 年多前

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这可能表示 FPGA 没有足够的驱动强度通过 TXS 的内部上拉电阻器拉低整个线路。 (请参阅数据表的第8.3.2和8.3.3节。)
如何配置其时钟输出驱动器？

0 admin 8 年多前

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时钟只是同步串行通信的同步信号。那么、缓慢的下降时间没有问题吗？
我将检查 FPGA I/O 引脚设置...如果您有有关 FPGA I/O 设置的建议？(VHDL)

逻辑（参考译文帖）(Read Only)