您好!
我们在 Xilinx Zynq UltraScale+和 TI DP83867 PHY 之间的 MDIO 接口上使用 TI TXS0102器件以及 TI TXS0102器件。
我们面临间歇性 MDIO 访问故障。 在故障情况下、TI DP83867器件驱动 MDIO 线路、比预期的时钟周期早一个。
我们已经在 PHY 端的通过案例和故障案例中捕获了波形、并想查看 TXS0102器件是否会导致这种行为。 请告知您对此是否有一些意见。
相关实现的方框图如所附文件的幻灯片2所示。
还连接了 PHY 端的通过和失败波形。
注意:从方框图中可以看出、我们在 TXS102 MDC 输出端引入了一个100pF 电容器、以减少 MDC 波形的过冲并减少压降。
在存在100pF 电容器的情况下、从共享波形中可以看出、我们不违反 PHY 器件 MDIO 设置/保持时序规格10ns/10ns。
但是、通过我们的测试、我们怀疑 TXS102 MDC 输出端的100pF 电容器会导致 PHY 在故障情况下将 MDIO 线路驱动一个时钟周期比预期的要早。
出于测试目的、我们通过保留 TXS0102并仅移除100pF 电容器进行了测试。 在这种情况下、MDIO 访问通过(针对 PHYID1和 PHYID2的15000次读取访问进行了测试)。 还在-50C 至+65C 的温度范围内进行了测试。
- 如果您有一些解释、为什么在 TXS0102输出端 MDC 信号上存在100pF 电容器似乎会导致 PHY 器件在 故障情况下比预期的时间提前一个时钟周期来驱动 MDIO 线路、请告知您?
e2e.ti.com/.../MDIOinterfaceAccessIssueDebug_5F00_CaptureatPhyEnd_5F00_0.3a.pdf
注意:我们还将在下面的主题中与 TI DP83867 Expert Evan Mayhew 讨论此主题。
此外、我还询问了 TXS0102栅极偏置设置:
SCES640I–2007年1月–2018年10月修订、数据表中第15页上的说明:
' N 沟道导通晶体管的 VGATE 栅极偏置设置为低于 低压侧 VCC 电平大约一个阈值电压(VT)。'
- 上述陈述是否正确? 如果上述陈述正确、 则在输入端施加低压侧信号的 VCC 电平时、N 沟道导通晶体管将导通。 我不相信这是真的。
- 在我的案例中、TXS102的 VCCA 和 VCCB 为3.3V。 栅极偏置是否设置为3.3V + VT?
我相信、当在 TXS0102输入端施加3.3V 信号时、在稳定状态下、导通晶体管将关闭。 当在 TXS0102输入端施加0V 电压时、导通晶体管将在 VGS 高于阈值的情况下导通。
- 请确认上述理解是否正确以及 TXS0102栅极偏置设置是否正确?
谢谢
路易