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[参考译文] SN74ALVCH16501:SN74ALVCH16501

Guru**** 2562120 points
Other Parts Discussed in Thread: SN74ALVCH16501

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/738848/sn74alvch16501-sn74alvch16501

器件型号:SN74ALVCH16501

这是一个两方面的问题。

1、在外部驱动前总线保持输入的加电值是多少?  当收发器在任何输出使能之前加电时会发生什么情况?

那么、对于诸如 SN74ALVCH16501之类的收发器、如果假设 A 侧被驱动到 B 侧、A 侧的加电值将出现在 B 侧?

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    您好、Fred、
    总线保持收发器上的每个输入都有一个连接到它的弱锁存器。 这些锁存器通常以低电平状态启动、但情况并非总是如此。 有关详细信息、请访问 www.ti.com/.../scla015b.pdf

    我不能完全确定你在第二个问题上的意思--收发器基本上是方向控制缓冲器。 如果将其设置为从 A 驱动至 B、则 A 处的信号输入将在 B 处重新生成。总线保持电路未以任何方式连接--它们对于每个 I/O 引脚是独立的。
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    74ALVCH16501是否有 Verilog 模型?
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    您好、Fred、
    请原谅我的无知、但逻辑缓冲器的 Verilog 模型有什么意义? 我以前从未有过申请。

    网站上提供了两种适用于此器件的型号:

    (1) HSpice 模型-用于功能测试

    (2) IBIS 模型-用于信号完整性测试
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    重定向类似的响应往往会使我对使用此类间接支持资源不太感兴趣。 很遗憾听到没有 Verilog 型号。
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    您好、Fred、
    供参考--这个支持论坛是一个非常直接的论坛--你正在和少数几个在 TI 标准逻辑产品领域工作的电气工程师交谈。 我想很多人都不知道这一点... 这实际上是我的工作描述的一部分、确保我在发布帖子后的24小时内像您一样回复客户、并尽最大努力提供帮助。 很抱歉、我最初的回答没有您想要的解决方案、但我始终希望与其他工程师对话并尝试改进。

    我真的很想知道您为什么要为该器件使用 Verilog 模型-因此、我在答复中问了这个问题。

    在成千上万的客户和数十年的问题中、据我所知、您是第一个提出问题的人。 根据我的经验、Verilog 是一种使用4态逻辑对复杂数字器件进行建模的好方法、但我们的"标准逻辑"器件并不属于该类别。 这些器件的数字非常简单,并且有许多模拟性能指标,这些指标不会在 Verilog 模型中表示--至少,在我见过的任何 Verilog 模型中都没有。

    如果您有解释、我可能会构建一个商业案例并说服 TI、我们花时间和精力制作 Verilog 模型是值得的。 如果没有任何其他信息、我无法做到这一点、事情也不会改变。 正是像您这样的人才真正为 TI 和电子产品的未来带来了改变。 希望您能继续使用这些论坛来了解未来对德州仪器的需求。