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[参考译文] SN74V263:Cypress CY7C4255V 的替代产品

Guru**** 2535780 points
Other Parts Discussed in Thread: SN74V263

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/738805/sn74v263-replacement-for-cypress-cy7c4255v

器件型号:SN74V263

我们希望用 SN74V263替代 Cypress CY7C4255V。  出现的一个问题是标准模式下的重新发送脉冲。 数据表的图11显示、在将 REN 拉低之前、您需要等待 EF 变为高电平。 我们的当前固件不使用 EF 信号、而是对 RCLK 周期进行计数。 RT 变为高电平后、EF 返回高电平的最长时间是多久?

我们还希望在将 SN74V263引脚映射到 CY7C4255V 功能方面获得一些帮助、因为 TI 器件具有更多特性。 是否有 TI 资源可为您提供帮助?

谢谢、

Tom

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Tom、
    遗憾的是、EF 返回高电平的最长时间不是规格参数。
    这是一个相当旧的器件、并且仿真模型很可能仍可通过仿真来确定这一点。
    我希望这是简短的。 在前一个周期中、RT 上的有效建立时间之后、RCLK 的下一个上升沿之后、它似乎变为高电平。

    此致、
    涉水
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    谢谢 Wade。 我看到有一个零延迟重发送功能、这应该是可以的。 在我们的设计中、我们将 RT 保持低电平的时间延长、并将 REN 保持为高电平。 然后、我们将 RT 置为高电平并等待3个 RCLK 周期、然后将 REN 置为低电平以开始读取。 听起来这两种模式都可以正常工作、但我不想为不知道时序的标准重传创建设计。  

    此致、

    Tom