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[参考译文] SN74AVC16T245：SN74AVC16T245电平转换器的信号完整性问题

admin
Guru**** 2529420 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/749591/sn74avc16t245-signal-integrity-issues-with-sn74avc16t245-level-translator

器件型号：SN74AVC16T245

我们希望使用 TI SN74AVC16T245DGVR 将 DAC CLK 和数据[13：0]从1.8V (FPGA I/O)转换为3.3V (DAC I/O)。

DAC_CLK = 125MHz (tCLK = 8ns)。

原理图：

布局：

 

3V3 DAC CLK 和 DATA[13：0]布线全部位于 PCB 底部、并以50欧姆阻抗布线。

布线长度匹配、长度仅为~7.0mm。

 

使用 HyperLynx 对所有信号进行了 Si 分析。

TI SN74AVC16T245DGVR IBIS 文件可从 http://www.ti.com/lit/mo/scem451/scem451.ibs 下载

Analog Devices AD9707 IBIS 文件从 https://www.analogue.com/media/en/simulation-models/ibis-models/ad9707.ibs 下载

 

1.8V 信号正常。

从电平转换器到 DAC 的3.3V 信号看起来都非常糟糕：

 

被称为可能解决方案的100欧姆串联电阻器不是一个选项、因为这个完全组装的 PCB 上没有足够的空间。

此外、信号的上升时间和下降时间非常不对称。 这使得 DAC 器件更难获得正确的设置和保持时间。

 

作为替代方案、在 SI 分析(74AVC16T245DGV)中使用了 NXP/Nexperia 的兼容电平转换器。

https://assets.nexperia.com/documents/ibis-model/avc16t245.ibs

这些结果看起来非常好、没有过度的振铃和对称的边沿。

 

从 TI IBIS 文件：T_fall =~3*t_rise

[斜坡]                       

| AVC16T245_IO_33

|可变          典型              值最小值               

dV/dt r       1.97/2.35E-10    1.79/3.59E-10    2.16./1.73E-10

dV/dt f        1.95/7.46E-10    1.78/1.00E-09    2.1/3.31E-10

 

从 NXP IBIS 文件中：T_fall =~t_rise

[斜坡]

| AVC16T245_BION_33

|可变      典型                值最小值                 

dV/dt r 1.8726E+00/4.0904E-10 1.6970E+00/5.1595E-10 2.0455E+00/3.8291E-10

dV/dt f 1.8731E+00/4.1216E-10 1.6981E+00/4.1634E-10 2.0457E+00/4.2922E-10

 

 您能解释一下 TI 器件出了什么问题吗？

此致、

Paul

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    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    大家好、感谢您的发帖！ 今天是美国的假日。 我只是想告诉大家，我们将于11月26日星期一与大家再次进行讨论。
  • 0
    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    尊敬的 Paul：

    IBIS 可能存在问题、我看不到出现这种振铃的任何明确原因。 如果您可以尝试此型号：

    www.ti.com/.../getliterature.tsp

    适用于8通道版本、但输出驱动器应以相同的方式运行。 我也会从我的末端开始处理它、如果需要、我可以在工作台上进行测试。
  • 0
    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    谢谢您迪伦、

    我已将此信息转发给为我进行 SI 仿真的工程师。 我会在有一些结果后尽快回复您。

    顺便说一下、振铃只是我们看到的问题的一部分。 对于 t_rise 和 t_fall 之间的巨大差异、我也不是很满意、因为这会使时序关闭变得更加困难。 乍一看(通过 txt 编辑器查看 IBS-file)、8通道版本的 t_rise 和 t_fall 看起来与16通道器件相似。 您能确认这些边缘在现实生活中确实非常不对称吗？ 供参考、我们使用3V3输出。

    此致、

    Paul

  • 0
    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！Dylan、

    我的 SI 工程师进行了快速检查。 遗憾的是、8通道器件的结果(请参阅下面红色部分)看起来与16通道器件(蓝色)非常相似。

    如果这是部件的真实行为(振铃和非常不对称的边沿)、那么我恐怕我们无法使用它、必须转到 NXP 替代方案。

    您能否以某种方式快速对其进行基准测试？

    此致、

    Paul

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    TI__Guru**** 2529420 points
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    尊敬的 Paul：

    我很高兴能在工作台上测试这一点、并在明天获取数据。 至于上升/下降变化的差异、这是由于高侧和低侧驱动器的驱动强度略有差异。 我还在获取不同的仿真软件、以排除任何与 Hyperlynx 软件相关的问题、只是为了进行完整性检查。
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    TI__Guru**** 2529420 points
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    尊敬的 Paul：

    错误在于 IBIS 模型本身、因此我将提出请求、将其置于建模团队要解决的队列中。

    至于我的基准测试、数据如下所示。 我与您的设置相匹配、但有一个警告：我将电路板连接到示波器的电缆加载了大约70pF 的器件、您可以看到、边缘是四舍五入的。 显然、在您的情况下、我希望负载上的电容值为该电容的一半、因此您的波形将更多地是方形。

  • 0
    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好！Dylan、
    感谢您进行基准测试。
    实际上、没有明显的振铃。 我仍然不是100%确信这是真正的组件行为、或者它是由于电容负载比我们的情况大得多。
    预期的不对称边沿实际上不可见、可能也是由于电容负载？ 或者 IBIS 模型在这方面是否也不正确？

    您是否可以使用有源探头重复工作台测试、以最大程度地减小容性负载？

    此致、
    Paul
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    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Paul：

    星期五、我对电路板进行了一些修改、以便我降低电容。 今天、我将为您提供更多数据。  

    由于输出驱动器相当平衡、因此上升和下降时间之间不会有明显的差异。

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    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Paul：

    以下是新波形：

    我放大并添加了上升和下降时间测量、以便您可以看到输出驱动器的平衡程度：

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    TI__Guru**** 2529420 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好！Dylan、

    感谢您重新参加测试。

    这些信号看起来很好。 没有任何振铃提示、并且边沿良好且对称。  

    我的结论是、在这两个方面、原始 IBIS 文件都不正常。 您是否知道是否以及何时可以更新 IBIS 文件？ 我们希望将来在其他项目中使用此更新。

    此致、

    Paul