https://e2e.ti.com/support/logic-group/logic/f/logic-forum/731172/cd4094b-cd4094b-power-up-waveform
器件型号：CD4094B大家好、
我的客户在开机期间遇到 CD4094B 问题。 描述如下：
CD4094B 具有 STORBE、数据、时钟、输出使能的控制引脚。 加电期间、所有引脚被拉至高电平。
2.客户在加电期间监控输出 Q1~Q7引脚。 电路板的一些贴片具有 H 电平输出、而一些是 L 电平输出。 所有电路板都具有相同的设计。
您是否会帮助解释这种行为是否合理以及原因？ 谢谢您的观看。
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此致
Patrick
尊敬的 Patrick：
任何类型的移位寄存器或触发器中都有一个基本逻辑构建块、称为锁存器。
以下是一种常见的实现方式：
现在、问题是：系统开启时 Q 的值是多少？
如果我们假设 R、S、Q 和 Q\在 Vcc = 0V 时处于低电平状态、随着 Vcc 从0V 增加到工作电压(可能为1.8V)、这些器件内的 MOSFET 最终将导通并开始导通。 当所有输入= 0V 时、或非门将尝试同时将 Q 和 Q\驱动为高电平。 如果 Q 和 Q\变为高电平、则器件将尝试将输出驱动为低电平。
这条思路是正确的、最后是一个振荡器、在 R 或 S 被强制为高电平之前、该振荡器永远不会锁存。
不幸的是、这种思维方式也是"理想"、不考虑现实世界。
在实际器件中、输出驱动器强度略有差异。 IC 中的内部布线长度和布局也存在差异。 即使锁存器设计完美、也会有外部和内部噪声导致输出锁存至一种或另一种状态。
我们不会将锁存器件设计为具有默认输出状态。 在定义输出之前、必须通过它们计时数据。
