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[参考译文] SN74LV123A:Q 和 Q~在 CLR~=H、A=L、B~=H 的条件下输出

Guru**** 2389950 points
Other Parts Discussed in Thread: SN74LV123A
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/730466/sn74lv123a-q-and-q-outputs-on-the-condition-that-clr-h-a-l-b-h

器件型号:SN74LV123A

尊敬的 Sirs 或 Madams:

请告诉我将从 Q 和 Q~引脚输出哪些信号

在输入引脚被配置为 CLR~=高电平、A~=低电平、B =高电平的条件下。

在这里、请考虑  在 SN74LV123A 上电后输入引脚配置如上所示的情况。

(~~输入引脚的设置从 CLR~=高电平、A~=高电平、B =高电平更改为 CLR =高电平、A =低电平、B =高电平、

在这种情况下、我知道 Q 引脚输出高脉冲、然后返回低电平并保持低电平、直到 SN74LV123A 检测到触发器。

但在这里、我想知道当输入引脚配置为 CLR~=高电平、A~=低电平、B =高电平时会发生什么情况

但在 上述条件之前、SN74LV123A 根本没有检测到 μ~引脚的下降沿。)

数据表的表1中没有关于上述输入引脚设置的任何说明。

Q 和 Q~引脚输出是否未知?

 (此处、"未知"表示它们将输出高电平或低电平、但我们不知道输出高电平。)

或者 、Q 和 Q~引脚变为高阻抗?

此致、

Shinsuke Tanaka

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Tanaka-San,您好!

    数据表包含一个输入和输出时序图、该图准确显示了发生的情况:

    突出显示的区域显示 A\转换为低-高-低、而 B 和 CLR 保持为高电平、正如您所描述的那样。

    否、Q 和 Q\永远不会在此器件上未知。  它将始终具有已知的输出。  当器件处于静止状态(未触发)时、Q 的输出将为低电平、Q\的输出将为高电平。  当器件被触发时、Q 变为高电平、并且 Q\为低电平以达到指定的脉冲宽度、然后返回到其正常状态。