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[参考译文] TXS0104E:TXS0104E 的问题

Guru**** 2535750 points
Other Parts Discussed in Thread: TXS0104E

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1222469/txs0104e-questions-of-txs0104e

器件型号:TXS0104E

尊敬的团队:

1.芯片的输出有容性负载限制:一次触发不要超过30ns 的要求。 但是、如下图所示的电路所示、QSPI_RST 在接地端添加了一个0.1uF 的电容器、信号的实际高电平和低电平变化时间约为0.6ms。 请确认其影响、是否有可能不考虑30ns 要求?
2.如9.3.5中所示,当输出为高电平时,有一个4K 上拉电阻器。 如果以下电路信号添加了1k 下拉电阻、实际输出高电平是否为1/5 VCCA (半高电平)、并且是否会导致信号异常工作?  

非常感谢。

吉米

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    1.电路图像未连接。 无论如何、当您超过电容限值时、边缘加速器将无法完成输出电压升高、并且由于只有上拉电阻器将线路拉至高电平、上升沿的其余部分将会慢得多。

    kΩ、TXS0104E 始终具有10k Ω 电阻器。 切勿在 TXS/LSF 器件中使用下拉电阻器、因为高输出电压仅由上拉电阻器产生。

    我不知道您的电路、但使用 TXU0xx 等单向转换器可以更好地处理单向信号。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Ladisch:

    谢谢、请参考以下内容。

    吉米

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    尊敬的 Jimmy:

    是的、在   内部10K 拉高线路以获得有效输出电平之前、根据其设计的持续时间、较长的上升/下降时间可能会影响单稳态超时。

    我还看到输出上拉电阻更强。 请分享在输出端观察到的波形。

    还可以帮助查看 上拉对 TX 的影响 、从而阐明了上拉强度如何影响更高 VOL 的输出电平、谢谢。

    此致、

    迈克尔.