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[参考译文] SN74AVC4T774:SoC 和 SPI2不能将来自 SPI1的 MISO 输入拉至低电平

Guru**** 2587365 points
Other Parts Discussed in Thread: SN74AVC4T774

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1218470/sn74avc4t774-miso-input-from-spi1-cannot-be-pulled-low-by-soc-and-spi2

器件型号:SN74AVC4T774

大家好、

我叫 Ives Li、是 SZ AA1团队的 FAE。

我的客户 TCL 在 其应用中使用了 SN74AVC4T774、如下所示:

他们发现、SoC 和 SPI2无法下拉来自 SPI1的 MISO 输入、这会影响 SPI2的工作方式不 正确。

他们尝试使用 SPI1的 CS 来控制774的 OE 来解决这个问题、您能帮助验证此解决方案是否有效吗?

更多信息:

- VCCA 和 VCCB 是3.3V ,当他们尝试输出一个低电平为 SOC 的 MISO 时,它只能下拉至2.5V ,而不能是0V。

-即使他们没有连接 SPI1器件, SoC 仍然无法拉低 MISO。

谢谢!

伊夫·李

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    SPI 器件通常使用三态 MISO 输出来实现共享、即、它们的/CS 输入用作 MISO 的输出使能(/OE)。

    所以、如果要共享'774输出、您必须在 SPI1未激活时将其禁用。 /CS1信号适用于'774s/OE。

    ("774/OE 输入禁用所有四个输出、因此您必须确保其他三个输出上存在上拉或下拉电阻器、以防止这些线路悬空。)