[参考译文] SN74LV4046A：SN74LV4046A 作为倍频器

尊敬的 Matteo：

我找过一位器件专家页面。 他今天不在办公室、所以我们将在本周晚些时候开始工作。

首先、我注意到、当 VCO 控制电压降至1V 以下(约为2.5MHz 的 VCO 输出频率)时、VCO 输出频率降至大约数百赫兹。 这是否与数据表中定义的1.1V 电压限值相对应？

我不熟悉这个部件、但是我认为它确实与 VCO 工作电压线性范围的1.1V 下限相关。 除此之外、运行方式不可预计。

此致！

Evan Su

尊敬的 Noel Fung、谢谢您、我忘了说我的 FPGA VCCIO 是3.3V、所以我给芯片供电的电压是3.3V。

我已尝试 C1 = 47pF 和 R1 = R2 = 13k、但未获得所需的范围。 我开始增加 C1、发现通过以下元件、我变得更接近范围：R1 = 7k5、C1 = 80pF、R2 =开路。 现在、对于 VCOIN 1V、我得到2.5MHz、对于3.3V、我得到8.8MHz。  

尽管我离所需的距离很近、但是我还是希望能够利用数据表信息来分析找到组件值、对其进行微调、并确保组件使用不会不当。 我还从示波器上注意到、当我将基准时钟从最小频率改为最大频率时、VCO 输出并不总是平稳跟随、但 有时会有步进变化。    

我还注意到 SIGin 和 COMPin (来自频率偏差计数器)信号 在同相位上不完全对齐、但 VCOout 上反映了相当多的抖动。 频率越高、抖动越高。 这是否意味着 PLL 未完全锁定？  目前、作为一阶 RC 滤波器、我使用的是 R=5k7和 C=1uF。 如果我尝试使用 COMP3、情况会变得更糟(在我的初始帖子中、我说只有 COMP3不起作用、但我可能犯了错误)。  

我还需要指出的是、我正在使用的原型并不理想、因为我有飞线从 MCU 和 FPGA 飞至试验电路板、但是我不确定这会对电路性能造成多大的影响。  

谢谢 Evan Su,保持张贴我.  

尊敬的 Noel Fung：感谢您的答复。 从3.3到5以及其他方式的需要使事情比我预期的要复杂。 事实上,我需要将参考时钟转换为5V ,而 VCO 输出转换为3.3V。 我想尝试在3.3V 电压下使用它、但代价是减小输出 范围。 您共享的图显示了输出频率是一组精确分量的控制电压的函数。 但是、在 设置比图中显示的频率低的频率之前、我在应用手册中没有找到任何内容。  

我知道拥有适当的 PCB 会更好、我会尝试改进设置、看看是否有任何变化。 我将打开环路并仅使用 VCO 以确保它正常工作、然后我将再次关闭环路。

尊敬的 Noel Fung、正如我提到过的、我曾尝试 在引脚9上使用电位器、仅使用 VCO。 我注意到的是、即使 在这些情况下、VCO 输出频率也有很多抖动。 因此、我认为闭环发生的抖动是 VCO 的固有抖动。 这是此芯片的正常行为吗？

使用5V VCC 时、I m 为>40pF、R1=12k Ω。

再补充一点、我使用 74ls624 VCO 构建了一个电路、输出频率非常稳定、没有明显抖动。 我已闭合环路并设计了分立式 D 触发器相位检测器、性能卓越、我获得了2-9MHz 的锁定范围。

´s 4046没有显示同样的稳定性、这是因为它集成了相位检测器、所以它是构建 PLL 的理想解决方案。 这是一个众所周知的问题吗？

n´t Noel、我不认为4046相位检测器是个问题。 4046 VCO 本身在开环中从抖动方面表现出性能。 在我的设置中、4046和 LS624彼此相邻、而对于相同的中心频率、4046具有大量的杂波、而 LS624没有。 对我来说,它似乎奇怪的 sicne 4046被广泛使用,并想知道是否可能有什么我在做错.