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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1269182/lsf0102-lsf0102-vol-level
器件型号：LSF0102大家好、
在以下配置中、我认为有必要将 FPGA 电压电平输入的最大值(LSF0102的 VOL 的最大值)设计为低于 FPGA 的 VIL 的最大值。 但考虑到 ASIC (驱动器) VOL = 0.4V、并且 LSF0102导致的压降= 0.35V、它将变为0.4V + 0.35V = 0.75V、这不符合 FPGA VOL = 0.63V 的要求。 这一想法是否正确？ 实际上，灌电流小于15mA，但当灌电流小于15mA 时(例如8mA)，有没有关于 LSF0102引起压降的多少信息？
此致、
Toshi
