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器件型号：CD74HC173 您好！
我们的设计使用 CD74HC173、目前我们正在通过一些测试验证失效模式和影响分析。
在我们的测试条件下、\OE 和\E 信号是接地的、因此它们始终处于启用状态。 输出信号被上拉、因为它们控制低电平有效总线开关。
该测试的目的是验证电路板上电时的输出、同时输入(D)和时钟信号(CP)处于低电平状态。
根据数据表、如果时钟处于低电平状态、则输出应为 Q0。
出于这个原因、由于有上拉电阻器、我们预计输出为高电平条件。
然而、输出在~4ms 内变为低电平、然后回到高电平状态。
部件的这种正常行为是否正常？ 或者、组件在加电后没有无时钟上升沿的保证输出。
