[参考译文] SN74LV4046A：PC2_OUT 和 PCP_OUT 的输出

您好、Atshi：  

相位比较器2是正边沿触发的触发器、从数据表第7.3节来看"该电路可用作加-减计数器、其中 SIG_IN 引起上计数、COMP_IN 引起下计数"。 在本例中、我认为 T2和 T3之间的输出是合理的、因为输出处于"高电平"状态、在 COMP_IN 上看到一个正边沿导致向下计数至高阻抗状态、 但随后在 SIG_IN 上看到另一个高电平转换、这将导致其再次递增回高电平状态。 由于这些边沿之间的宽度仅为10ns 、因此可能无法在输出上看到这一点、因为它远小于输出转换时间和传播延迟。  在 t1'和 t2'之间输出出现短暂转换的原因 很可能是、高阻 态->低电平转换快于高阻态->高阻态转换、这得到数据表上的规格确认：

SN74LV404A 与 CD4046B 引脚对引脚兼容、因此相位比较器和 PCP_OUT 行为应该相似。 看起来 CD4046B 的数据表中有一个更好的图表、其中显示了 相位比较器电路的细节：

PCP_OUT 的逻辑与相位比较器1类似、充当 XOR 门、但当 SIG_IN 和 COMP_IN 异相时、它被拉低。 请注意、 PC2_out 和 PCP_OUT 取决于输入边沿的对齐情况、而不一定取决于输入边沿的频率。 请告诉我这是否解答了您的问题。  

此致、  

康纳  

您好、Atshi：  

抱歉混淆了、SN74LV4046A 相位比较器2实际上与 CD74HC4046A 更相似、因为 它们都由 2个 D 触发器组成。

我认为这两个原理图具有相同的行为、但 实现方式可能会略有不同。 在任何一种情况下、SIG_IN 上的上升沿都将使输出状态递增(即低电平->高阻态或高阻态->高电平)、COMP_IN 上的上升沿将使输出状态递减(即高电平->高阻态或高阻态->低电平)。 如果您有任何其他问题、  

此致、  

康纳  

您好、Atshi：  

如果使用相位比较器2、则 两个连续的 COMP_IN 上升沿将导致相位比较器2向下计数两次、并将 PC2_OUT 设置为低电平、表示 COMP_IN 频率快于 SIG_IN。 类似地、如果 SIG_IN 相位比较器2上有两个连续的上升沿、则比较器2将向上计数两次、这会将 PC2_OUT 设置为高电平。 但是、如果 COMP_IN 和 SIG_IN 频率相似并且任一输入端没有连续的上升沿、则 PC2_OUT 的状态可能取决于 PC2_OUT 的初始状态、与客户看到的情况类似。

通常、该器件在闭环中使用、其中 PC2_OUT 将经过低通滤波器、然后反馈到 VCOin、而 VCOout 用作 COMP_IN 的输入、如下图所示。 在这种情况下、如果 COMP_IN (VCO 频率)比 SIG_IN 快、那么 PC2_OUT 将变为低电平、VCO 输入电压将降低、直到 VCO 频率与 SIG_IN 频率相同、也就是器件锁定时的频率。 在该稳态点 PC2_OUT 大部分时间应处于高阻抗状态、但如果 VCO 频率或 SIG_IN 频率略微漂移、它仍然偶尔会变为高电平或低电平、以便对 VCOin 电压进行小幅调整并使 VCO 锁定到 SIG_IN。 在此配置中、检查 COMP_IN 和 SIG_IN 是否相同的一种方法是检查 VCO_IN 的电压、因为一旦频率相同、它应该收敛到一个稳定值。  

如果无法完全回答您的问题、您能否进一步介绍用例是什么？ 我或许能够根据客户想要达到的目标提供更好的建议。  

此致、  

康纳