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[参考译文] SN74AXC4T774：IO 上的内部下拉电阻器：是动态的还是静态的？

admin
Guru**** 1135610 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1350958/sn74axc4t774-internal-pull-down-resistors-on-the-ios-dynamic-or-static

器件型号：SN74AXC4T774

您好！

我已经在数据表(第7.3.9章)中阅读过内部电阻器为静态71k。 然而、在常见问题解答(https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1101096/faq-why-is-there-a-voltage-offset-at-the-input-of-the-sn74axcxtxxx-device)中、它们被描述为动态电阻器。 这两者中的哪一项是正确的？
我已经使用连接数据线(线路悬空、输入侧)上的上拉电位器对此芯片进行了一些测量。 我的结果是它们是动态的。 在低于33k 上拉电阻(VCC = 3V0)时、相应的线路会跳至 VCC。

此致、

扬尼克

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    TI__Guru**** 1135610 points
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    Yannick 您好、

    静态。 请进一步注意、数据表提到上拉电阻不应大于7K、以帮助避免此类争用、谢谢。  

    此致、

    迈克尔.  

  • 0
    TI__Guru**** 1135610 points
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    Michael、您好！

    感谢您的答复。 不过、我注意到我的测量值有细微的变化。 如果它们是静态的、那么我会始终使用一个分压器。 不过、我的测量结果显示、从0k 上拉至大约33k 上拉电阻、输入端的电压电平处于相应的 VCC 电平。 只有当上拉值较高时、电压电平才会"跳转到"内部71k 下拉时的预期值。

    此致、

    扬尼克

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    TI__Guru**** 1135610 points
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    Yannick 您好、

    为了说明这一点、您是说端口配置为输入而不是输出吗？ 即输入端口被下拉 至高电平。
    因此、如果端口配置为输出、则下拉电阻将仅在禁用模式下有效、直到它被强拉至高电平。

    这涉及到它们何时处于活动状态或未激活状态(当端口强驱动至逻辑高电平时)。 谢谢、如果您仍不清楚、请告诉我。

    此致、

    迈克尔.